riscv core添加debug

CC1991 · 发表于 2021-1-25 11:11:36

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小弟要给工程添加jtag debug module，用来debug（工程的core是RI5CY，指令集RISC-V）。有几个问题请教大佬：1：debug的时候，将软件或者说是运行程序load，是否要添加或者指定存储空间来进行存放
2：load 的时候，运行程序是如何被存放进存储空间ram的
3：debug的时候，core的instruction bus等如何和debug module的bus交互（此处的interconnect是如何处理的）
望大佬不吝赐教

kingyuan · 发表于 2021-2-10 07:43:30

可以网上找debug-module实现参考，https://github.com/openhwgroup/cva6/tree/master/src

[求助] riscv core添加debug

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