高速data输出级如何设计

lizhengxuan · 发表于 2021-1-22 18:24:59

我做了个25Gbps的CDR，采用COB封装，输出级只用一个带电感的CML结构buffer，如下图：

为模拟外部环境（bonding+PCB走线），仿真时候的负载模型如下，我们观测A B两点波形以模拟仪器接收到的波形：（这样仿真是否准确？电感电容取值是否合理？）

流片后测试发现数据幅度很低、眼图眼睛很小。眼图和测试得到的瞬态波形如下图

频谱如下：

想请教下此类20Gbps以上的高速data输出电路的输出级该如何设计，需要哪些模块？这种高速CDR采用COB测试是否合理？

lizhengxuan · 发表于 2021-1-26 09:23:30

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lizhengxuan · 发表于 2021-1-27 22:13:47

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