SAR ADC 异步时序问题

zjz192837465 · 发表于 2021-1-22 15:29:13

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图中最后一个与门应该是与非门，另外，异步时序的CLK-C这个时钟，变成低电平之后，比较器输出比较结果，这样CLK-C立马变成高电平。比较器复位，CLK-C又立马变成低电平。比较器的比较时间很短，中间几个逻辑门的延时也很短这样的话CLK-C的频率不是就很高了。还是说CLK-C的频率由其他决定，如果想做一个采样频率不高的ADC，用异步是不是不太行。

spartan313 · 发表于 2021-1-22 16:04:45

可以加delay

phoenixson · 发表于 2021-1-22 16:22:04

你这个有点像环振啊，想要降低频率，在某一个点上加一个cap就可以了

saber567 · 发表于 2021-1-23 10:57:51

SAR ADC 异步时序內部時序就是透過類似ring oscillator 的架構，原理是一致的。

5k宇智波 · 发表于 2021-1-23 16:07:16

都想做快，你想做慢。
那就把图中下面clk_c 加上一堆反相器，形成delay链条，这样clk_c不就慢下来了

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