[求助] 高速CDR的输出级该如何设计

发表于 2021-1-21 22:17:13 | 显示全部楼层 |阅读模式

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我做了个20Gbps的CDR，采用COB封装，输出级用一个带电感的CML结构buffer，流片后测试发现数据幅度很低、眼图眼睛很小。（第一次做，后仿没考虑好外部bonding和PCB损耗）
想请教下此类高速data输出电路的输出级该如何设计，需要哪些模块？这种高速CDR采用COB测试是否合理？

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