关于时序优化的困惑

come_on_sn

模块A输出送给模块B，且系统需要工作在192M时钟。

布线后ISE给出的最高时钟频率为182M，时序报告显示错误路径（最糟糕路径slack=-1.337ns）出现在模块B内部，且包含DSP。因为B模块内部非常复杂，因此我把A模块输出整体延迟一拍送给B模块，此时时序报告显示最高可以跑到196M（最糟糕错误路径slack=-0.085ns，关键路径出现在A模块内部）

问题：A输出延迟一拍功能仿真显示A输出正常，但是上板测试显示不正常，请问下是因为A模块内部有不满足slack的路径吗？我以为只需要时钟能正常工作到192M时钟，A模块就应该可以正常上板正常工作。