为啥时钟毛刺会毁了整个设计 -- min pulse width

jake

合格的设计人员知道要避免clock path 上的毛刺，但 99% 却讲不清究竟为什么。 Clock path 上的毛刺对同步数字电路是致命的。 这和 flip flops 的一个隐蔽 timing 要求有关 -- min pulse width，最小时钟脉冲宽度。

下面是 .lib 某个 D flip flop 时钟 min_pulse_width 要求的例子。 时钟上升沿 280ps，时钟脉冲宽度不小于 0.65918ns，否则这个 D flip flop 就不能保证正常翻转。 后仿里 D flip flop 的输出变 X。 0.66ns 不是个小数字。 毛刺宽度可以轻易小于这个级别。

新工艺的 .lib 通常都有 min pulse width。 很多老工艺 .lib 没有这个数据，但不是说老工艺对时钟毛刺免疫。 有兴趣的朋友不妨跑一组 Spectre sim, 一目了然。

为啥时钟毛刺 min pulse width 违例会毁了这个电路？ 同步数字电路通常有反馈。 简单的计数器就是一个有反馈的同步数字电路。 状态机也是。 带反馈的电路中有一个 flip flop 不能正常翻转，整个电路就乱了。

时钟上的毛刺通常是设计不周造成的，尤其是时钟切换电路设计的缺陷。 有空再聊这个话题。

allen_tang

mark学习下

tingzi722

受教了，扫盲好帖子

一枚小兵

学习

papertiger

居然这么乱说的人，这显然不是做后端的。
毛刺和mpw 有个毛关系

fangwang85

mark mark好贴

andywang3791

Jake，请问，两个异步clock domain，clka,clkb，clka是否可以通过ICG

andywang3791

Jake，请问，两个异步clock domain，clka,clkb，clka的信号是否可以直接通过ICG去gating clkb

jake

andywang3791 发表于 2021-1-30 21:15
Jake，请问，两个异步clock domain，clka,clkb，clka的信号是否可以直接通过ICG去gating clkb ...

用 ICG 去 gate clock 是非常经典的方法。 ICG EN 有 timing 要求。 如果时钟选择信号与时钟不同步，要先同步一下，同步后的信号作为 ICG EN。 今天刚写了一篇日志，也许有参考价值。 http://blog.eetop.cn/blog-1592-6946191.html

y23angchen

mark， 学习。。。