写了个时钟切换代码。。。希望前辈指教

Blando

如题，今天网上看了时钟切换的博客，它分成的5parts，一看感觉头皮发麻，就先自己写了一个。
modelsim波形模拟完，波形没什么问题，也放大看过了。但是总感觉有隐患，希望前辈看看，指出错误：
//sel==1 for clka, sel==0 for clkb

module cs1(

    input clka,
    input clkb,
    input sel,
    input reset,
    output reg selout);
    reg sel2;

always@(*)begin
    if(reset) selout<=0;
    else begin
        sel2<=sel;
        if(sel==sel2)begin
            if(sel==1'b1) selout<=clka;
            else if(sel==1'b0) selout<=clkb;
            else selout<=sel?clka:clkb;
        end
    end
end

endmodule

要你命3000

glitch free clock mux
https://vlsitutorials.com/glitch-free-clock-mux/

randolpha

if(sel==1'b1) selout<=clka;
            else if(sel==1'b0) selout<=clkb;
           else selout<=sel?clka:clkb;
        end
重复了吧???
if(sel==1'b1) selout<=clka;
else
selout<=clkb;
end

jake

要你命3000 发表于 2021-1-15 04:04
glitch free clock mux
https://vlsitutorials.com/glitch-free-clock-mux/

最后一个用到两个 DFF 做同步器 synchronizer 的电路，貌似经典，其实是由缺陷的。
同步器的输出 sync1_o 相对于时钟有个延时。 如果这个延时先对于时钟的 skew 稍微大一些，换言之 AND 的两个输入相对 skew 稍微大一些， AND 的第一个时钟输出仍有可能是个窄脉冲 glitch。 这个情况在高速时钟时尤为明显。
当然，有人会说，后端做得好就不会发生这种问题。 是的，同意。 但这是把烫山芋扔给了后端。

FPGAduowan

jake 发表于 2021-1-15 21:24
最后一个用到两个 DFF 做同步器 synchronizer 的电路，貌似经典，其实是由缺陷的。
同步器的输出 sync1_ ...

你好，想请教一下，那现在的无毛刺时钟切换主要用什么技术呢？

jake

FPGAduowan 发表于 2021-1-15 19:30
你好，想请教一下，那现在的无毛刺时钟切换主要用什么技术呢？

很朴素的思想：
先把当前选用的时钟“关掉”，用 clock gate or ICG (integrated clock gate) 实现。
再把希望选择的时钟“打开”， 同样用 ICG 实现。
ICG 有 timing。工具会自动查 ICG timing。 满足 timing 后，ICG 的输出是干净的。

我自己有个基于 ICG 的原创电路，整理完了会贴到日志里。

Blando

jake 发表于 2021-1-15 21:24
最后一个用到两个 DFF 做同步器 synchronizer 的电路，貌似经典，其实是由缺陷的。
同步器的输出 sync1_ ...

你好，请问我这个设计会有什么问题？是不是高速时钟就会出错？谢谢

jake

Blando 发表于 2021-1-16 00:30
你好，请问我这个设计会有什么问题？是不是高速时钟就会出错？谢谢

纯组合逻辑搭的时钟切换有个硬伤，那就是输出会有毛刺。  多跑几个仿真，把两个时钟，选择信号的相位变化一下，就可以观察到。
时钟上的毛刺是兵家大忌。
http://blog.eetop.cn/blog-1592-6946135.html



时钟切换这类关键电路，是应该例化搭起来实现的，避免综合工具翻译。