NC-verilog仿真原理图，inout类型的端口无法写入数据？

just_meme

请教各位，如题。
使用NC-verilog仿真原理图输入的数字电路，cell的symbol上有inout类型的vdd和gnd，使用NC-verilog进行netlist之后，TESTBENCH文件中会出现cds_alias( vdd, io_vdd),然后在激励文件中会出现io_vdd的赋值；
我的理解是，通过写 io_vdd=1，来进行vdd的赋值，但是写完之后的仿真结果，vdd为不定态x，赋值失败。
为什么会这样呢？是需要在设置吗？
请教大家。