dc综合如何让input悬空

goaheadxxt · 发表于 2020-12-28 16:33:26

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求助各位大佬：

我在综合pcie phy的时候，遇到了这样的IP设计：
在phy和pad的模型中都有一个叫ref_alt_clk_pin_m的input，文档中是说这2个input是连到一起的，这样SOC上既可以从phy连，也可以从pad连，可以自己选择。也就是说提供给了我们2中选择，如果连phy，那么pad的input就悬空；或者连pad，那么phy的input就悬空。

在rtl中我是这么写的，但是dc综合后，输出的门级网表中pad的input接0了。

请问我该在dc中如何设置，才能让门级网表中的这个input悬空？

farfirst · 发表于 2020-12-28 17:18:01

请问为什么需要悬空呢？可以将这连个线连到一起哈~
还有COMS引脚不是不可以悬空么？

goaheadxxt · 发表于 2020-12-28 17:31:46

farfirst 发表于 2020-12-28 17:18
请问为什么需要悬空呢？可以将这连个线连到一起哈~
还有COMS引脚不是不可以悬空么？ ...

vin3ent · 发表于 2021-1-3 12:24:36

具体的设计不清楚，但是input悬空本身就不合理，input悬空就代表MOS管可能有直接从电源到地的通路，导致功耗极大，并且可能烧毁片子，所以DC碰到input悬空会接0。另外做rtl检查的时候会报错，这个是必须要修掉的。

心海的一滴泪 · 发表于 2021-1-5 10:05:07

PCIE的PHY接口？refclk?

goaheadxxt · 发表于 2021-1-5 19:50:30

心海的一滴泪发表于 2021-1-5 10:05
PCIE的PHY接口？refclk?

是的

maoqiu · 发表于 2021-4-29 11:16:42

你先搞清楚是逻辑悬空还是在封装侧（bump/pad）悬空

如果是在封装测，那是系统应用层面的问题，chip集成正常出bump就完了
如果是逻辑内部悬空，这个是不合理的，工具不允许这么干

心海的一滴泪 · 发表于 2021-4-29 15:04:36

我记得refclk一般是从外部host端过来的，因为HOST和Device需要同步；如果从PHY过来的话，那就是异步模式，即HOST和Device不是通过时钟同步，而是通过差分信号去分解出来，但是当到Gen3以上时，这个模式一般都会有问题，会丢包。现在新的主机和CPU，都是采用host端输出refclk模式，只有老的主机还支持异步模式，你可以在内部做一个MUX，既可支持从外部输入，也可从PCIE PHY过来，而从外部输入的话，即从pad输入。

dqwuf2008 · 发表于 2021-4-30 09:05:47

学习了

chipcellw · 发表于 2021-5-6 22:43:45

学习了

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