DC综合时，导入设计.v文件，如何让软件自动搜索子目录？

IvenC

目前我的语句是这么写的
analyze -format sverilog [glob $rtl_dir/*.v ]
这样，只会搜索$rtl_dir目录下的所有.v，并不会搜其子目录下的。
要怎么才可以自动搜子目录？

randolpha

一个思路:根据后缀名或文件属性判断是verilog文件还是目录,如果是目录就进入该目录继续递归搜索verilog文件,否则就直接读入verilog文件.

zjxxyy

我觉得你可以两步操作，第一步：写脚本专门产生喂给DC的filelist，里面全是展开的，analyze -f *.v ；第二步：dc 读第一步的输出filelist。