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weena · 发表于 2020-12-21 17:23:33

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各位大神有没有出现过时钟path中出现了触发器FF，并且这个FF还不是分频，就是一个ctrl？
这种情况造成了beginpoint的时间特别长。。。。。

l13787908861 · 发表于 2020-12-21 19:10:31

路过学习，很实用，谢谢分享。

jake · 发表于 2020-12-22 00:52:06

FF输出如果经过组合逻辑控制时钟，从工具角度，这个FF也成了clock path的一部分。设计中通常应该避免用组合逻辑控制时钟。

l13787908861 · 发表于 2020-12-22 11:25:22

路过学习，很实用，谢谢分享。

weena · 发表于 2020-12-23 16:11:00

jake 发表于 2020-12-22 00:52
FF输出如果经过组合逻辑控制时钟，从工具角度，这个FF也成了clock path的一部分。设计中通常应该避免用组 ...

谢谢指导！！

我还想问一下，如果用了组合逻辑控制的话，SDC中应该设哪些约束呢？

jake · 发表于 2020-12-23 23:16:10

weena 发表于 2020-12-23 02:11
谢谢指导！！

我还想问一下，如果用了组合逻辑控制的话，SDC中应该设哪些约束呢？

建议用 ICG (integrated clock gating) cell 控制时钟，安全可靠，glitch free。组合逻辑很难做到所有 PVT 下都能保证 glitch free。
非要用组合逻辑的话，把控制信号设成 false path，CCOPT 里要把产生控制信号的 FF 设成 ignore sink_type (set_ccopt_propertysink_type -pin $FF_CLK_pin ignore)，不让工具 balance skew，CTS 后自己手动 balance。非常麻烦，而且依然不能保证所有 PVT 下电路能 glitch free。

weena · 发表于 2020-12-25 17:55:12

jake 发表于 2020-12-23 23:16
建议用 ICG (integrated clock gating) cell 控制时钟，安全可靠，glitch free。组合逻辑很难做到所有 P ...

明白了，谢谢大牛！！！
我去试一下

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