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[求助] FPGA系统时序性能被低速时钟限制的问题

发表于 2020-12-21 11:04:19 | 显示全部楼层 |阅读模式

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本帖最后由 come_on_sn 于 2020-12-21 11:21 编辑

RT，想请教下大家。如果一个系统主时钟是192M，但是会从FMC接口读取一个低速时钟比如96M，编译结束后查看定时报告显示：系统能跑到的最高频率被这个低速时钟限制（下图所示的Minimum Period=6.00ns 最高频率为166.66M）

具体如下图所示：
微信截图_20201221105957.png

微信截图_20201221105957.png

大佬们有什么解决思路吗？菜鸡先行谢过了~

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