布线后依然存在clock network delay(ideal)

sunshuo571116 · 发表于 2020-12-18 20:15:12

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各位大侠，有谁知道为什么我在布线后report_timing依然存在clock network delay(ideal),而且很大，我的时钟周期是100ns，而network delay居然占到了比一半还大，这到底是哪里出了问题？

sunshuo571116 · 发表于 2020-12-18 21:39:47

本帖最后由 sunshuo571116 于 2020-12-18 21:41 编辑

我好像找到问题出在哪里了，当我对这种in2reg类型输入约束写成如图1所示的形式时，它的network delay 特别大，可当我单独对每一个输入进行约束时，它的network delay就很小，这是问什么呢？是不是因为图一中的形式会把复位信号也约束进去，可这和复位信号有啥关系呢？有哪位大侠能解释一下吗？

jake · 发表于 2020-12-18 23:15:30

本帖最后由 jake 于 2020-12-18 16:39 编辑

1. Timing report中 clock network delay (ideal) 51.232, 猜测可能是时钟和输入约束有错。50ns正好是周期100ns的一半。约束中时钟的上升沿是否定义在了50ns (而不是0ns)? scl_in是否既是时钟又是数据输入？这样工具会被搞糊涂的。

2. 不晓得你这个I2C interface是否是用一个高速的时钟去采样SCL，SDA。如果是采样，SCL, SDA可以当成数据输入。高速时钟采样SCL，SDA是比较笨的方案。低功耗的设计SCL本身就是时钟，这时约束就比较复杂，要非常小心。

3. 搞清楚复位是否为异步。通常是异步输入，设计中要有复位同步电路。你的设计貌似有两个时钟域，应该有两个复位同步电路。每个触发器的CLRZ/CLRn之类必须要满足removal/recovery。综合工具不查，但PnR工具是肯定要查的。

sunshuo571116 · 发表于 2021-1-3 11:44:46

确实异步时钟域的约束有问题，输入输出信号相对于设计内部的两个时钟来说都是异步的，我应该用虚拟时钟约束set_input_delay和set_output_delay,另外我写的列表也有问题

，set clk_REMOVE [ list [get_clocks clock1] [get_clocks clock2]],我本想写一个时钟端口的列表，应该用get_ports, 结果写成了get_clocks

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