【已解决】如何能将自己设计的LVDS接收器layout及schematic转为DC能识别的.lib

sofa_B

各位大侠们，近期小女子的老板下了个指令
说是希望把我们自己在virtuoso中设计好的LVDS收发器打包加入到数字流程中由一并完成芯片布局布线。
我调研了挺久，有看到一个说是利用ELC转换为.lib，由别的工具转化为lef文件，分别用于DC及布局布线以进行。不知道这样的思路对不对？
另外在使用ELC将模拟设计转化为.lib时发现只有简单的电路可以进行。
我的问题是，请问各位，
我想要将在virtuoso中设计好的模拟或数字电路加入数字流程经过DC及innouvous完成布局布线该采用什么样的思路流程呢？
我担心我是不是走错路了，请前辈们指明灯。

张馨然

首先，这种数模混合的soc确实需要模拟部分出一份lib lef等等数据，数据谁来出暂且不论，我目前大概的做法如下
1.layout做完后，可以根据gds用abstract工具抽出lef，ICC/ICC2的话可以直接用LM工具吃gds生成所用的database
2.library的文件，常会做法是自己写一个处理cdl文件的脚本，输出lib格式的文件即可
这样所需要的physical/logic的数据都可以了

jake

模数混合模块，通常用 ETM (extraction timing model) flow 产生 .lib，在 Innovus/Tempus 里用 do_extract_model 指令就可以产生了。 LVDS receiver应该是纯模拟的，找个.lib 模板，根据[input transition, output load]组合, 跑Spectre, 填上数字就可以了。
LEF在Cadence里走Abstract Generator flow。

jake

查了一下，Cadence Liberate 是肯定可以 characterize LVDS IO pad 生成 .lib 的。

sofa_B

张馨然 发表于 2020-12-18 16:52
首先，这种数模混合的soc确实需要模拟部分出一份lib lef等等数据，数据谁来出暂且不论，我目前大概的做法如 ...

你好，非常感谢您的回复
我目前是卡在生成.lib文件上面，之前使用的是ELC工具，但目前看来似乎只适用于小的基本电路
您说说写脚本将cdl文件进行转化，这个脚本不知该怎么做？或者是否有相应教程？
另外这个cdl文件是virtuoso生成的吗？

张馨然

sofa_B 发表于 2020-12-21 09:34
你好，非常感谢您的回复
我目前是卡在生成.lib文件上面，之前使用的是ELC工具，但目前看来似乎只适用于小 ...

1.cdl是virtuoso生成电路netlist的，可以问下layout同事2.如果设计可以保证pin功能、timing等等吧，就规定一些基本信息就好了，transition，cap，pg pin等，可以参考其他的std、mem的library

张馨然

数模混合或者纯数字模块，在做sta分析的时候可以用简单的ETM flow写出library，在做PV的时候用gds生成lef就好了，也可以用PR工具生成
要是纯模拟的我们的设计是有保证的，所以我在library只规定了如上的内容

李艳小瓶子

您好，这个问题怎么解决的，能否share一下，脚本怎么处理数据怎么生成lib 我analog版图的，被要求做这个lib没有头绪