小白求助

勇敢的螺丝钉

   做DDS实验时，模拟波形出不来，modelsim显示F_acc一直读不来值，这是为什么？  

asic_service

上整段RTL与pattern。

勇敢的螺丝钉

asic_service 发表于 2020-12-18 14:43
上整段RTL与pattern。

module DDS(
        clk,
        rst_n,
        en_DDS,
        Fword,
        Pword,
        q
);
       
        input clk;
        input rst_n;
        input en_DDS;
        input [31:0]Fword;   //频率控制字
        input [11:0]Pword;   //相位控制字
       
        output [11:0]q;
       
        reg [31:0]r_Fword;
        reg [11:0]r_Pword;
        reg [31:0]F_acc;
       
        reg [11:0]rom_address;
       
        always@(posedge clk or negedge rst_n)
        if(!rst_n)
                r_Fword <= 0;
        else if(en_DDS)
                r_Fword <= Fword;
        else
                r_Fword <= 0;
               
        always@(posedge clk or negedge rst_n)
        if(!rst_n)
                r_Pword <= 0;
        else if(en_DDS)
                r_Pword <= Pword;
        else
                r_Pword <= 0;
               
        always@(posedge clk or negedge rst_n)
        if(!rst_n)
                F_acc <= 32'd0;
        else if(en_DDS)
                F_acc <= F_acc + r_Fword;
        else
                F_acc <= 32'd0;
               
        always@(posedge clk or negedge rst_n)
        if(!rst_n)
                rom_address <= 12'd0;
        else if(en_DDS)
                rom_address <= F_acc[31:20] + r_Pword;
        else
                rom_address <= 12'd0;
       
        DDS_rom DDS_rom0(
                .address(rom_address),
                .clock(clk),
                .q(q)
        );
       
endmodule

勇敢的螺丝钉

asic_service 发表于 2020-12-18 14:43
上整段RTL与pattern。

问题解决了，testbench写的有问题，初始赋值写在复位信号之后了，还是谢谢您的回复

SophiaCheng

tb的rst_n一直都是1么？没有初始置过0？

勇敢的螺丝钉

SophiaCheng 发表于 2020-12-18 16:09
tb的rst_n一直都是1么？没有初始置过0？

是复位信号完了之后我才赋初始值，应该在复位信号之前赋值，所以导致Fcc一直在高电阻状态，细节没注意