锁相环环路锁定异常

在爬的小蜗牛 · 发表于 2020-12-4 16:42:39

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请各位留下有独到的见解：
我设计一个PLL。VCO增益Kvco=1.3G/V，参考频率fref=800M，Icp=200uA，输出频率20G，分频比25。采用三阶无源滤波器，相位裕度设计为60°，带宽1M。
环路滤波器参数如下：
C1= 48p, C2=566p, R2=350欧姆，C3=3.47p，R3=4.4K。

仿真出来的VCO压控端电压波形如下：
正常锁定电压应该是1.2V，可是为什么会周期性的稳定下降再上升再稳定的这种波形，而不是稳定在1.2V带纹波？

微信图片_20201204163714.jpg

先谢谢各位！敬请随意发表意见

在爬的小蜗牛 · 发表于 2020-12-4 17:00:21

其中，PFD和CP采用的是Verilog A代码写的模块，0失配电流。

在爬的小蜗牛 · 发表于 2020-12-4 17:01:43

更正一下：正常锁定电压是在1V。

acging · 发表于 2020-12-4 17:53:26

参考频率为啥取这么高

在爬的小蜗牛 · 发表于 2020-12-4 20:44:41

acging 发表于 2020-12-4 17:53
参考频率为啥取这么高

采用的两级锁相环级联结构，想降低这一级锁相环的分频比

jeffej · 发表于 2020-12-4 21:13:42

no lock and unstable of loop

happytian · 发表于 2021-3-11 21:47:34

怎么解决的楼主？我也遇到相同情况了

黑丝yyds · 发表于 2022-3-18 15:33:27

解决了吗楼主

lzicd · 发表于 2022-7-12 15:20:12

没人回答一下吗

[求助] 锁相环环路锁定异常

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