求助：CDR测试失锁分析

lizhengxuan

所设计的CDR基于PLL结构，没有参考时钟，直接输入data，恢复出全速率时钟。工作速率为25Gb/s，每个码元周期为40ps，测试采用PRBS7信号（2^7-1个码元）。测试时候发现以下几种现象：


Q1：出现类似PLL的spur问题。对于PLL来说，在频谱上会出现整数倍参考频率（fref）的杂散，但是对于CDR，输入信号为随机数据，却也出现了类似“杂散”现象，如下两个图是我的测试结果。
我发现会在196M、98M、49M、392M 附近出现spur。我目前的猜测和输入数据有关（因为将2^7-1个码元看作一个周期，对应的频率大概是196M左右。）求解这些像杂散一样的东西来源是什么？


Q2：在一些情况下出现了恢复时钟失锁的情况，恢复时钟频率锁定在了f0+spur的频率点上。如下图 所示，输入24.5Gb/s的数据，恢复出了24.596GHz的时钟（正好加了96MHz）。这是什么原因？



Q3：测试的时候改变输入数据峰峰值，如从VPP=0.4V切成VPP=0.8，立马出现了类似Q2的时钟锁定在spur上的情况

lizhengxuan

顶一下

deepcore

想請您多提供點線索：1.如果輸入資料改為clock pattern(101010...),是否頻譜上仍會看到spur?
2.請問cdr頻寬大約在多少？因為頻譜上出現跟pattern相關spur,是否因為頻寬過寬，cdr受到data isi影響，想去追上快速變化的isi,才出現跟資料週期相關的spur？
3.有無可能是 integral path強度過強，導致cdr穩定度不夠？