12 bit Sar adc 分段结构误差非线性

momentzsq · 发表于 2020-12-1 10:48:52

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请教下各位，6+6的分段结构，如图所示，输入从0~3V变化，第一次开关转换后的Vx和理想值的偏差非线性，想请教下是什么原因导致的。前仿。

billlin · 发表于 2020-12-2 10:59:18

這類分段結構,需要有CB and CC的觀念

jeffej · 发表于 2020-12-2 11:01:48

check comparator?

momentzsq · 发表于 2020-12-4 19:17:38

billlin 发表于 2020-12-2 10:59
這類分段結構,需要有CB and CC的觀念

感谢分享。但是我想在遇到的这个问题是逐次逼近的第一次电容分配之后的Vx的值的偏差。即使存在分段MSB和LSB的不匹配，也应该是固定的偏差吧，不应该随着输入发生变化吧

billlin · 发表于 2020-12-7 16:44:39

你有用bottom-Plane Sampling Timing 嗎?

momentzsq · 发表于 2020-12-10 11:43:23

billlin 发表于 2020-12-7 16:44
你有用bottom-Plane Sampling Timing 嗎?

不太明白你说的什么意思，望解答。还有一个疑问是要做校准的话，是采用校准每一位的电容mismatch好还是根据你提供的论文那种，采用Cc来校准分段电容。感觉如果能够校准每位电容，同时也避免了你分段电容的误差，但就是时序和电路复杂度会加大。

billlin · 发表于 2020-12-11 16:29:23

先讓比較器的Switch OFF,再讓Vin Sample Switch OFF,再ON Vref ,
依此開關時序試試看會不會改善.

microxie · 发表于 2021-12-23 17:15:39

我觉得你这是寄生电容引起的吧。

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