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[讨论] Ultra low power PLL架构? (32.768kHz input, 32MHz output)

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发表于 2020-11-24 10:38:10 | 显示全部楼层 |阅读模式

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本帖最后由 chian 于 2020-11-24 10:56 编辑

Fractional PLL
输入频率32.768kHz
输出频率要达到8~32MHz
整体耗电量控制在20uA以内
lock time < 20us


老板开的规格,感觉很不合理,Divider倍数要将近1000倍,耗电量又只能低于20uA
找很久都找不到类似规格的论文,

这样的规格大概是要用什么架构来做?有相关的paper参考吗?

如果做不到,困难点是哪里呢?
比较熟ChargePump PLL,目前想到的是因为频率很慢,
为了省电,ChargePump电流又不能做大,LPF的漏电应该会很严重

集思广益一下,先谢谢大家


发表于 2020-11-24 11:14:17 | 显示全部楼层
为了省功耗,面积不关心吗
 楼主| 发表于 2020-11-24 12:00:42 | 显示全部楼层
Yes, 面积不关心, 先关心做不做得到?
发表于 2020-11-24 13:46:00 | 显示全部楼层
lock time < 20us,这个不好实现吧,还不到一个参考周期?
 楼主| 发表于 2020-11-24 14:30:43 | 显示全部楼层


jiajie109 发表于 2020-11-24 13:46
lock time < 20us,这个不好实现吧,还不到一个参考周期?


对耶,这的确是个问题,那如果不考虑locktime,其他几点有可能实现吗?

发表于 2020-11-24 15:12:19 | 显示全部楼层
不考虑面积和建立时间,感觉上是没啥问题。估计对性能要求也不高吧。你先按照正常的PLL做,遇到问题再说。
发表于 2020-11-24 18:42:58 | 显示全部楼层
20us是一个坑,20uA也是一个坑,try一下随便做一个32M的振荡器,看看要吃多少电?
假设振荡器电源1V,20uA,32M,高频路径上最多最多也就625f电容,看看625f电容能有几个管子;
至于分频比反而不是什么大问题,原来我们用过32K到96M的PLL,对于音频应用jitter还可以接受的;
不过功耗至少还有小几百uA的;
如果功耗要求高,性能要求不高的话,可以看看FLL,可以稍微省一点;
发表于 2020-11-24 18:58:47 | 显示全部楼层
lock time 20uS,感觉是乱写的。1mS比较合理。
电压1v,电流勉强可以吧.
发表于 2020-11-25 10:41:16 | 显示全部楼层
如果不考虑locktime, very easy
发表于 2020-11-25 14:34:42 | 显示全部楼层
做过类似的PLL,1.8V下VCO电流做到2uA/MHz,感觉就很难了。最终我们做的电流大概100多uA
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