CIC Logic Synthesis教程

xudongyang · 发表于 2007-12-3 22:58:15

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Schedule (day 1)
􀂀Introduction to Logic Synthesis
􀂄 Introduction
􀂄 Design object
􀂄 Static Timing Analysis (STA)
􀂄 Synopsys design analyzer environment
􀂀HDL Coding For Synthesis
􀂄 Synthesizable Verilog HDL
􀂄 Some tricks in Verilog HDL
􀂄 Designware library
􀂀Lab Time (Lab1)
。。。。。。

mingho · 发表于 2007-12-12 04:11:20

thanks

mjbafa · 发表于 2008-1-18 09:42:55

雪中送炭啊

opqfeixue · 发表于 2008-2-17 13:39:14

xie xie le

yuelengyueming · 发表于 2008-2-18 23:23:58

ding yi xia , zhichi

quick510 · 发表于 2008-3-5 22:37:20

thank you!!!!!!!

lssdpoly · 发表于 2008-3-9 08:08:34

非常感谢楼主无私奉献

immonster · 发表于 2008-3-15 14:14:55

今天收获大了

cool288 · 发表于 2008-3-16 15:53:11

謝謝分享

demin · 发表于 2008-5-31 15:54:58

xiexie

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