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CIC Logic Synthesis教程

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发表于 2007-12-3 22:58:15 | 显示全部楼层 |阅读模式

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Schedule (day 1)
􀂀Introduction to Logic Synthesis
􀂄 Introduction
􀂄 Design object
􀂄 Static Timing Analysis (STA)
􀂄 Synopsys design analyzer environment
􀂀HDL Coding For Synthesis
􀂄 Synthesizable Verilog HDL
􀂄 Some tricks in Verilog HDL
􀂄 Designware library
􀂀Lab Time (Lab1)
。。。。。。

Synthesis2003_07.part1.rar

1.81 MB, 下载次数: 182 , 下载积分: 资产 -2 信元, 下载支出 2 信元

part1

Synthesis2003_07.part2.rar

811.35 KB, 下载次数: 142 , 下载积分: 资产 -2 信元, 下载支出 2 信元

part2

发表于 2007-12-12 04:11:20 | 显示全部楼层
thanks
发表于 2008-1-18 09:42:55 | 显示全部楼层
雪中送炭啊
发表于 2008-2-17 13:39:14 | 显示全部楼层
xie xie le
发表于 2008-2-18 23:23:58 | 显示全部楼层
ding yi xia , zhichi
发表于 2008-3-5 22:37:20 | 显示全部楼层
thank you!!!!!!!
发表于 2008-3-9 08:08:34 | 显示全部楼层
非常感谢楼主无私奉献
发表于 2008-3-15 14:14:55 | 显示全部楼层
今天收获大了
发表于 2008-3-16 15:53:11 | 显示全部楼层
謝謝分享
发表于 2008-5-31 15:54:58 | 显示全部楼层
xiexie
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