PTPX power report 中clock_network和register的internal power 大于 switching power 是什么原因呀？

永远年轻 · 发表于 2020-11-12 14:13:23

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本帖最后由永远年轻于 2020-11-13 15:47 编辑

阶段：综合后APR之前，读入综合后的netlist/sdc/vcd 未读入spef
实验如下：

phoenixson · 发表于 2020-11-13 08:41:52

signal slew 太大，另外这漏电也太高了

永远年轻 · 发表于 2020-11-13 15:48:46

phoenixson 发表于 2020-11-13 08:41
signal slew 太大，另外这漏电也太高了

那请问clock_network 的total power 占比很大，接近80%，怎么解释呀？

phoenixson · 发表于 2020-11-13 17:04:07

永远年轻发表于 2020-11-13 15:48
那请问clock_network 的total power 占比很大，接近80%，怎么解释呀？

实际的逻辑电路翻转很少，时钟电路却一直在翻转，也就是模块级clock gating 做的不好

永远年轻 · 发表于 2020-11-17 10:08:52

phoenixson 发表于 2020-11-13 08:41
signal slew 太大，另外这漏电也太高了

谢谢大佬，signal slew 有什么方法可以改进的嘛？或者DC的时候可以做一些什么操作呀？

phoenixson · 发表于 2020-11-18 09:12:19

永远年轻发表于 2020-11-17 10:08
谢谢大佬，signal slew 有什么方法可以改进的嘛？或者DC的时候可以做一些什么操作呀？
...

dont use一些驱动小的单元，另外将max_transition 设置的严格一些，当然也不要太大，否则也会有SI问题

永远年轻 · 发表于 2020-11-18 10:09:51

phoenixson 发表于 2020-11-18 09:12
dont use一些驱动小的单元，另外将max_transition 设置的严格一些，当然也不要太大，否则也会有SI问题
...

非常感谢

lm358_hzx · 发表于 2023-5-13 17:23:42

楼主最后解决问题了吗

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