scan慢速测试scan_se为0时需要check寄存器的setup/hold time吗？

fendate

如题，请版主和各位网友帮忙解答。

看过scan慢速测试的信号波形，tese_en为0时，寄存器不再shift数据进来，寄存器Q端和PI的值通过组合逻辑稳定输出后，再通过一个capture pulse送到寄存器CP端，让寄存器的抓组合逻辑出来的结果，之后scan_en为1，把结果shift出去。感觉scan_en为0时寄存器setup和hold自然就能满足，不需要去check。

jake

关键在于 scan_se 变化的时候 scan_clock 是怎么控制的。pattern simulation 里可以看到的。

kk2009

不见得，在shift的时候，setup基本上不会是问题（即使有问题，大部分情况下也不会去修），主要就是hold容易出问题。因为clock skew的问题，Q到下一级的SI很容易出hold问题。

fendate

kk2009 发表于 2020-10-26 09:58
不见得，在shift的时候，setup基本上不会是问题（即使有问题，大部分情况下也不会去修），主要就是hold容易 ...

抱歉啊，最后一句描述错误，让你误解了，其实是说scan_se为0时要不要check，也就是capture的时候。

fendate

jake 发表于 2020-10-26 00:09
关键在于 scan_se 变化的时候 scan_clock 是怎么控制的。pattern simulation 里可以看到的。

...

确实是要看看实际仿真情况，其实如果在se为0的时候，capture完成后过一两个时钟周期再切se为1，这个capture过程的hold time应该是完全足够的吧。

guiqix

即使是stuck测试，scan capture期间是有可能产生2个或更多pulse的，那就需要检查setup和hold

yao-blueice

需要check hold，setup 可以通过加dummy cycle的方式增加其timging margin

超人不会飞Cc

guiqix 发表于 2021-8-3 10:50
即使是stuck测试，scan capture期间是有可能产生2个或更多pulse的，那就需要检查setup和hold ...

你好，想请教下，capture 下产生多个 pulse一般是什么原因，最近遇到simulation ac scan下， reg的clk capture时有6个pulse

guiqix

超人不会飞Cc 发表于 2023-8-17 14:26
你好，想请教下，capture 下产生多个 pulse一般是什么原因，最近遇到simulation ac scan下， reg的clk ca ...

clock sequential或者multi-load pattern会有多个pulse，可能是由于non-scan 寄存器或者sram读写引起这种类型pattern，目的还是为了提高覆盖率和pattern效率

超人不会飞Cc

guiqix 发表于 2023-8-17 14:55
clock sequential或者multi-load pattern会有多个pulse，可能是由于non-scan 寄存器或者sram读写引起这种 ...

谢谢。我再了解下