在进行网表后仿的时候，如何选择性关闭在掉电或者上电的时候的timing check？

Clancey · 发表于 2020-10-20 14:42:01

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各位大佬，求教一下：在进行可掉电电源域的网表仿真的时候，测试例由上电进入掉电状态，或由掉电进入上电状态的时候，掉电区域的逻辑信号是会变成X态的，这样开启了vcs的timing check选项后会对掉电区域的逻辑报出很多violation，我不想要工具在这种时刻报timing violation，而是想他在正常工作的时候才报，这个有什么方法可以做到吗？

补充一下，使用+notimingcheck就什么都不报violation了，但是这样的话我们就不知道后仿到底是不是有timing violation。如果不用这个，在这种掉电上电的时候就会报出很多很多timing violation，但其实这个时候的timing violation是不care的，但是太多了，很难一条条看到底哪一个是这种引起的，哪一个是真的有violation的，求大佬们指教啊~

A1985 · 发表于 2020-10-20 16:57:07

最简单的是控制加入sdf的时间，其他方法因为工具不同而不同
wait (toggle == 1'b0)
$sdf_annotate("my1.sdf", testand.insta);

Clancey · 发表于 2020-10-20 18:32:12

A1985 发表于 2020-10-20 16:57
最简单的是控制加入sdf的时间，其他方法因为工具不同而不同
wait (toggle == 1'b0)
$sdf_annot ...

你说的方式可能跟我的需求不太一样，因为我是想在比如说由有电到掉电，然后再由掉电到上电的时候，不检查timing violation，正常的时候还是要加上sdf报告是否有violation的。或者说是还有啥选项可以定义什么时候加sdf，什么时候又禁能sdf文件这样？
就是说中间有段时间不需要检查，但是前后正常跑的时候需要检查这样。

Clancey · 发表于 2020-10-21 11:00:20

A1985 发表于 2020-10-20 16:57
最简单的是控制加入sdf的时间，其他方法因为工具不同而不同
wait (toggle == 1'b0)
$sdf_annot ...

或者说，在进行这种掉电再上电的网表后仿的时候，可以不关心时序仿真，只做功能仿真？有没有大佬知道业界的标准做法是怎样的？

ppeezz · 发表于 2020-10-21 11:46:36

也遇到了类似的问题，导致后仿pg netlist的log简直没法看，无法找到真正发生timing violation的点。
我目前的做法是在tb里面monitor power的线，如果发生掉电，则print特殊的字符串，比如“CPU POWER DOWN”；如果发生上电，则print “CPU POWER UP”，然后在simulation结束后再通过脚本将log里面“CPU POWER DOWN”和“CPU POWER UP”之间的timing violation全部waive掉。
目前这个做法能有效的减少无用的timing violation(即是由于power掉电导致的timing violation)，但是还是会存在在上述flag之外的无用timing violation，不过已经能减少到人工可以检查的地步。
以上供楼主参考。