DC综合时插入门控时钟需不需要制定具体是哪个时钟啊

ZHZIC · 发表于 2020-10-20 02:47:10

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DC综合的时候，需要给门控时钟添加一个latch，请问该如何添加啊，只是需要compile_ultra -gate_clock吗？
难道不需要指定哪个信号是门控时钟，哪个信号是使能信号吗？
还是说软件会自动识别具体的哪个信号是门控时钟和使能信号。
本来打算在library库里找latch手动例化一个，不过那个verilog文件编译的时候出错了，只能放弃了
但是综合的时候又不会插入
第一次做，希望有高手指教一下

kk2009 · 发表于 2020-10-21 05:11:47

工具会自动识别。
其实你看一下工具的user guider就知道了。
用门控时钟降功耗，主要就是将功能的enable信号弄到clock上。
always@（posedge clk or negedge rst_n)
if(~rst_n) A<= 32'b0;
else if(b) A<= B;
这样就会对reg [31:0] A插入gated clock， enable 信号就是b。.
因为插入clk gate，面积会变大，所以工具一般都是默认最少4个reg 能共用一个clk gate才真正插入。

Double_Mocha · 发表于 2020-10-21 12:29:58

楼上正解，补充一点，在DC里我们能对clock gating做的一个就是在compile时候加上-gate_clock
还一个就是用set_clock_gating_style去选择要用的icg cell和num_stage、fanout等设置

ZHZIC · 发表于 2020-10-21 20:53:32

kk2009 发表于 2020-10-21 05:11
工具会自动识别。
其实你看一下工具的user guider就知道了。
用门控时钟降功耗，主要就是将功能的enable信 ...

谢谢谢谢
那像我这种assign SCLK = CLK | clk_en的，综合工具是不会识别和插入的吧
就需要自己手动例化库里的ICG模块了吧
还有，user guider 七百多页，看完的话得很久吧，不知道怎么看

ZHZIC · 发表于 2020-10-21 20:55:24

Double_Mocha 发表于 2020-10-21 12:29
楼上正解，补充一点，在DC里我们能对clock gating做的一个就是在compile时候加上-gate_clock
还一个就是用s ...

看了楼上的，我好像终于明白了
多谢大佬解答

kk2009 · 发表于 2020-10-23 05:37:10

ZHZIC 发表于 2020-10-21 20:53
谢谢谢谢
那像我这种assign SCLK = CLK | clk_en的，综合工具是不会识别和插入的吧
就需要自己手动例化库 ...

你这个是带毛刺的clock gate。真正的clock gate 单元都是带latch的，是glitch-free的

追驰Chasing · 发表于 2024-4-9 16:24:27

kk2009 发表于 2020-10-23 05:37
你这个是带毛刺的clock gate。真正的clock gate 单元都是带latch的，是glitch-free的
...

厉害啊

[求助] DC综合时插入门控时钟需不需要制定具体是哪个时钟啊

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