请教capless LDO的PSR问题

YyuanRTs · 发表于 2020-10-19 17:08:24

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图中右上的分图是典型的capless LDO的PSR波特图。主极点在放大器输出点（内部），次主极点在输出
在低频时候PSR受放大器影响，高频受次主极点影响。
为什么在中频会有一段接近0dB的平坦部分？此时EA没有放大倍数，输出级有放大倍数，不是应该放大电源噪声吗？应该如何分析此时的情况

vividdream · 发表于 2020-10-19 19:51:53

方便分享一下这个PPT吗？感谢！！！

YyuanRTs · 发表于 2020-10-19 19:54:49

vividdream 发表于 2020-10-19 19:51
方便分享一下这个PPT吗？感谢！！！

这是路延开会经常用的ppt，他分享在微信公众号了。见水印

bingshuihuo · 发表于 2020-10-19 21:05:23

方便分享一下这个PPT吗？

peterlin2010 · 发表于 2020-10-19 21:49:31

YyuanRTs 发表于 2020-10-19 19:54
这是路延开会经常用的ppt，他分享在微信公众号了。见水印

WHO CAN UPLOAD ??

低压差稳压电源LDO芯片设计- 大大通

vividdream · 发表于 2020-10-20 08:54:30

YyuanRTs 发表于 2020-10-19 19:54
这是路延开会经常用的ppt，他分享在微信公众号了。见水印

好的，谢谢！

Bayamx · 发表于 2020-10-20 09:44:51

看看这篇论文

xiaofuss111 · 发表于 2020-10-20 10:14:46

感谢

YyuanRTs · 发表于 2020-10-20 10:21:27

我需要一些分析，不用改善的方法

nanke · 发表于 2020-10-20 15:06:05

本帖最后由 nanke 于 2020-10-20 15:09 编辑

YyuanRTs 发表于 2020-10-20 10:21
我需要一些分析，不用改善的方法

分析信号是怎么流动的就可以了。这里假设功率管为P管，运放负载管也是P管

对于PSR, 2条主路径和1个环路，主路径是通过功率管到LDO输出，副路径是电源到EA输出再到LDO输出，环路是就是一版环路分析的的环路。

对于楼主所说的平的接近0dB的这一段
当频率逐渐增高至EA增益接近1或更低时，环路失去作用，只剩下两条路径，EA输出即功率管PMOS gate跟随电源变化，PSR=1-rds/(RL//sCL+rds)，由于此时频率还不够高sCL<<RL，故 PSR与频率无关，是“平的”
频率继续增高，则PSR曲线呈现-20dB/10倍频"下降”
频率再增高，则PSR=CL/(CL+Cds)，也与频率无关，变成“平的”

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