xilinx set_input_delay设置

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MCU发过来的SPI时序：
经过FPGA布线后时序产生偏移：

mosi相对sclk滞后了，现象是发送一个地址0x02，抓数据显示是0x01；是否能通过set_input_delay约束好呢？如果可以应该怎么写这个约束？

上级器件TCO=2ns左右，板级延时0.135ns，源同步；

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MCU发送的时序：

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FPGA接收到的时序：

zzj0329

主要参考如下链接
https://blog.csdn.net/chuoshumi7080/article/details/107805823

另外可以打开design后有个edit timing constraints界面也可以按照提示添加你的约束语句
为了验证约束语句是否有错误，在下方的tcl console可以直接输入你刚才编辑好的约束语句回车，然后vivado会执行此条语句(前提是打开了synthesised design or implemented design)

wgej1987

可以设置input_delay让工具优化下。也许对你来说够用了，也许不够用。也不知道你的spi slave是同步的还是异步的，同步的可以可以提高下你的系统时钟，或者你ip没处理好。异步的话正常时钟和数据延迟差不多不应该有那么大的延迟，也不知道你的截图的波形是怎么来的。也不知道是不是你spi mode两边没一致。

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wgej1987 发表于 2020-10-21 19:57
可以设置input_delay让工具优化下。也许对你来说够用了，也许不够用。也不知道你的spi slave是同步的还是异 ...

异步的，示波器测试的波形显示确实是模式二，并且信号质量很好，不知道为什么进入FPGA会有那么大的延时，我也想不通，我把时钟反相是能正常工作的，意味着数据滞后180°，不知道该怎么约束好