在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 2975|回复: 6

[求助] xilinx set_input_delay设置

[复制链接]
发表于 2020-10-17 13:11:43 | 显示全部楼层 |阅读模式
100资产
MCU发过来的SPI时序:
经过FPGA布线后时序产生偏移:

mosi相对sclk滞后了,现象是发送一个地址0x02,抓数据显示是0x01;是否能通过set_input_delay约束好呢?如果可以应该怎么写这个约束?

上级器件TCO=2ns左右,板级延时0.135ns,源同步;

 楼主| 发表于 2020-10-17 13:13:59 | 显示全部楼层
MCU发送的时序:
7B@8@%@V9)G`XO0K%FZ5]AE.png
 楼主| 发表于 2020-10-17 13:15:17 | 显示全部楼层
FPGA接收到的时序:
fpga_rx_timing.png
发表于 2020-10-17 13:45:22 | 显示全部楼层
主要参考如下链接
https://blog.csdn.net/chuoshumi7080/article/details/107805823

另外可以打开design后有个edit timing constraints界面也可以按照提示添加你的约束语句
为了验证约束语句是否有错误,在下方的tcl console可以直接输入你刚才编辑好的约束语句回车,然后vivado会执行此条语句(前提是打开了synthesised design or implemented design)
发表于 2020-10-21 19:57:02 | 显示全部楼层
可以设置input_delay让工具优化下。也许对你来说够用了,也许不够用。也不知道你的spi slave是同步的还是异步的,同步的可以可以提高下你的系统时钟,或者你ip没处理好。异步的话正常时钟和数据延迟差不多不应该有那么大的延迟,也不知道你的截图的波形是怎么来的。也不知道是不是你spi mode两边没一致。
 楼主| 发表于 2020-10-21 20:30:32 | 显示全部楼层


wgej1987 发表于 2020-10-21 19:57
可以设置input_delay让工具优化下。也许对你来说够用了,也许不够用。也不知道你的spi slave是同步的还是异 ...


异步的,示波器测试的波形显示确实是模式二,并且信号质量很好,不知道为什么进入FPGA会有那么大的延时,我也想不通,我把时钟反相是能正常工作的,意味着数据滞后180°,不知道该怎么约束好
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 17:33 , Processed in 0.019052 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表