如何用verilog实现分数乘法和低通滤波器lpf

uopuwe

请问如何用verilog实现下图，输入是1bit数字信号，想让转换为4bit数字输出，model中只含有若干乘法系数和一个一阶数字LPF。也看了一些资料，乘法可以用这段代码实现吧，比如15/16 可以这样实现：output =( (input<<3) + (input<<2) + (input <<1) + input ) >>4; 1/64是  output = input  >>6;
不知对不对？本人以前没写过verilog代码，还是对verilog基本的框架拿不准，大家能否帮忙实现一下，我再根据这个进一步开发其他verilog程序。谢谢！

quantus

输入虽然是0101，但是你还是要进行量化，否则右移以后就全是0了。如果不会写可以试试HDL coder。下面是一个例子，已经仿过了，可以直接用。
`timescale 1ns/1ps
module lpf
( output [ 18 : 0 ] lpf_out,
  input [ 15 : 0 ] lpf_in,
  input clk,
  input rst );
  
  wire [ 15 : 0 ] lpf_in_div64;
  wire [ 16 : 0 ] sum1;
  reg [ 16 : 0 ] sum1_d1;
  wire [ 16 : 0 ] sum1_d1_31div32;
  wire [ 17 : 0 ] sum2;
  wire [ 17 : 0 ] sum2_15div16;

  assign lpf_in_div64 = lpf_in >> 6;
  assign sum1 = lpf_in_div64 + sum1_d1_31div32;
  always @( posedge clk or posedge rst ) begin
    if( rst ) sum1_d1 <= 17'b0;
    else      sum1_d1 <= sum1;
  end
  assign sum1_d1_31div32 =   ( sum1_d1 >> 1 )
                           + ( sum1_d1 >> 2 )
                           + ( sum1_d1 >> 3 )
                           + ( sum1_d1 >> 4 )
                           + ( sum1_d1 >> 5 );
  
  assign sum2 = sum1 + sum1_d1;
  
  assign sum2_15div16 =   ( sum2 >> 1 )
                        + ( sum2 >> 2 )
                        + ( sum2 >> 3 )
                        + ( sum2 >> 4 );
  assign lpf_out = ( lpf_in >> 4 ) + sum2_15div16;
endmodule

uopuwe

非常感谢！

大佬带带我

   

quantus 发表于 2020-10-7 22:32
输入虽然是0101，但是你还是要进行量化，否则右移以后就全是0了。如果不会写可以试试HDL coder。下面是一个 ...

大佬，请问您懂判决反馈均衡器吗，怎么用Verilog去实现啊

CLE_XTU

   

quantus 发表于 2020-10-7 22:32
输入虽然是0101，但是你还是要进行量化，否则右移以后就全是0了。如果不会写可以试试HDL coder。下面是一个 ...

师兄，您好，我最近也是在仿真这个滤波器，已经读完这段代码；我也是对右移有这个困扰，0101右移四位之后就是0了，那师兄说的量化具体是该怎么做呢，还望师兄指教

guan6115

1bit数字输入，先扩展2^12