反馈电路没有初值，仿真出现x态，咱们办？

just_meme · 发表于 2020-10-1 22:43:27

如题，使用cadence IC617，通过原理图输入的方式设计的数字电路的电路图，使用NC-verilog仿真时，出现不定态x值，经过分析，可能是由于两个模块之间有反馈信号，而且没有复位的原因。但是，同一电路使用ADE仿真的时候，就不会出现x态，结果很正常。所以想请教：

1. x态是由于反馈没有初值的原因出现的吗？如果是，为什么ADE仿真就不会出现不定态呢？如果不是，还要从哪些可能的方面去分析呢？

2. 如何解决NC-verilog的不定态的问题？

谢谢大家，祝大家中秋幸福，国庆快乐。