将数字版图，以模拟的形式进行晶体管级后仿时出现错误

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当前的情况是做完了一个较小的数字模块，timing is clean。为了验证正确性，进行了以下方式导入到virtuoso中进行后仿1.将GDSII导入calibre，lvs.v导入到virtuoso中生成原理图，通过DRC和LVS，通过calibre提参R+C+CC
2.建立config，调用calibre view进行后仿真，输出结果在部分节点存在错误
降频后错误消失

求助，如何确定具体是哪条路径导致的输出错误
模拟后仿时：
1.如何确定版图内部节点的状态？
2.如何设置可以观察原理图上的的节点状态？

chj88

高手！

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求助

jake

Nice work!
1. 频率是否超过了 flop 的极限。 Timing clean 不等于没有 timing issue.  例如，老的库通常没有 clock pulse width，实际电路时有的。
2. 估计您也想到了。 电路可能有 SI 问题。STA 是否考虑了 SI。