formality中的时钟门控问题

sunshuo571116 · 发表于 2020-9-18 22:08:10

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请问各位大佬，我在DC综合过程中插入了时钟门控，然后在formality中与RTL进行形式验证时无法通过，好像无法识别门控单元，这该怎么办？

A1985 · 发表于 2020-9-19 10:18:12

svf文件

sunshuo571116 · 发表于 2020-9-19 15:08:09

本帖最后由 sunshuo571116 于 2020-9-19 15:23 编辑

用了svf文件，还是没有匹配成功，但验证成功了。

ZHZIC · 发表于 2020-10-21 21:05:42

我在其他的帖子上看到，好像需要在setup哪里设置，具体怎么操作我也不会，请问楼主现在会了吗

yang050702 · 发表于 2020-10-30 10:45:55

可以尝试以下任何一种设置：
1.
set verification_clock_gate_hold_mode high ##latch-or
set verification_clock_gate_hold_mode low ##latch-and

2.
set synopsys_auto_setup ture

小岚陌陌 · 发表于 2020-11-4 17:24:06

我也遇到了，修改setup环境还不行的话，就是软件版本的问题，fm的版本需要比dc的高

anpengfei · 发表于 2020-11-19 11:46:19

请教楼主，formal验证时报的undriven错误是什么原因？怎么分析啊？

sunshuo571116 · 发表于 2021-1-3 12:08:52

yang050702 发表于 2020-10-30 10:45
可以尝试以下任何一种设置：
1.
set verification_clock_gate_hold_mode high ##latch-or

这位大佬的建议好，我通过设置 set verification_clock_gate_hold_mode low，就可以通过了

sunshuo571116 · 发表于 2021-1-3 12:12:09

anpengfei 发表于 2020-11-19 11:46
请教楼主，formal验证时报的undriven错误是什么原因？怎么分析啊？

会不会是你舍得寄存器太大了，有一些没有用的，比如你设了一个8bit的寄存器，但整个设计只用到了其中的5bit，其中的3bit没用到？是这个原因导致的吗？

xmf6227 · 发表于 2021-1-19 16:40:12

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