请教------如何把设计变量传递到verilogA模块内？

noise7816

各位晚上好！
请教大家一个问题：

电路：电路C1内嵌一个子模块M1，M1由verilogA实现，并且，M1内部包含两个变量v1和v2。v1是一个没有量纲的整数，v2是一个电压。
问题：假设该电路采用OCEAN脚本进行瞬态仿真，请问，在OCEAN脚本中如何把设计变量desV1和desV2的值传递给v1和v2？

诚请大家指点一二，热切期待。

quantus

常数容易，在veriloga里面按下面格式定义变量就可以，比如： module your_verilog_module( output, input );  (* cds_inherited_parameter *) parameter real fin = 0;  (* cds_inherited_parameter *) parameter real T_Period = 0; ... endmodule   在ocean里面按下面格式定义变量即可 desVar( "f_in" 347.65625K ) desVar( "T_period" 62.5n ） 要传递信号进veriloga， 直接把信号当成veriloga模块的输入即可

quantus

刚才回复的格式丢失了，现在重新贴一遍
常数容易，在veriloga里面按下面格式定义变量就可以，比如：
module your_verilog_module( output, input );
(* cds_inherited_parameter *) parameter real fin = 0;
(* cds_inherited_parameter *) parameter real T_Period = 0;
...
endmodule

在ocean里面按下面格式定义变量即可
desVar( "f_in" 347.65625K )
desVar( "T_period" 62.5n ）
要传递信号进veriloga， 直接把信号当成veriloga模块的输入即可

noise7816

quantus 发表于 2020-9-18 21:53
刚才回复的格式丢失了，现在重新贴一遍
常数容易，在veriloga里面按下面格式定义变量就可以，比如：
module ...

谢谢大哥，你真是好心人，大救星。诚挚感激！

老尤皮

quantus 发表于 2020-9-18 21:53
刚才回复的格式丢失了，现在重新贴一遍
常数容易，在veriloga里面按下面格式定义变量就可以，比如：
module ...

学习了