【杭州滨江】央企上市大厂诚聘数字设计\验证，模拟设计工程师，微信plaza007

plaza007 · 发表于 2020-9-18 17:18:24

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plaza007 · 发表于 2020-9-18 21:31:38

-Write RTL coding for block or top level；
顶层或模块电路的RTL代码实现
-Do IP level synthesis / timing analysis / formality check / CDC check /Code coverage check；
IP模块综合/时序分析/形式验证/跨时钟域检查/代码覆盖率检查

plaza007 · 发表于 2020-9-20 10:13:39

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plaza007 · 发表于 2020-9-22 21:15:26

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plaza007 · 发表于 2020-9-24 22:32:47

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plaza007 · 发表于 2020-9-25 19:15:37

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plaza007 · 发表于 2020-9-27 20:18:52

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plaza007 · 发表于 2020-9-28 20:57:54

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plaza007 · 发表于 2020-9-29 21:29:44

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plaza007 · 发表于 2020-9-30 21:03:37

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