关于verilog的设计！

kinglms · 发表于 2003-9-4 18:54:02

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一个48M的信号和5M的信号，目的是检测48 的信号是否工作正常，如果正常，两者产生的控制信息为‘1’，不正常的话为‘0’，请教如何用erilog实现

jackzhang · 发表于 2003-9-4 19:07:45

你描述的不清楚，请再详细一点

kinglms · 发表于 2003-9-4 20:26:04

jackzhang
你好！我们要做一个系统，系统的主时钟为48M的方波，因为为了防止该时钟工作时常，可能在摸个时刻，48 的时钟消失了或者全0或全1了，我们要知道48的信号除了问题，以便作出反映，于是在该系统中再提供一个稳定的5M的时钟，如何利用48 M的和5M的产生一个控制信号，在48 的工作正常时控制信号为高电瓶，一旦48的信号工作不正常，就要使控制信号为0，

bravelu · 发表于 2003-9-4 21:11:01

具体方法很多，例如用48M时钟计数，用5M时钟来检测计数值，若一段时间值不变则时钟已停，要看你的精度要求了。

kinglms · 发表于 2003-9-4 22:13:14

精度要求比较高！能说详细点吗？我是个新手？谢谢各位啦

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