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最近看到这个用法的代码:
xm_mirror (destination => "realx",
source => "real1",
verbose => "verbose");
但是我在自己的verilog demo试一试,
reg xm_aa ;
$xm_mirror ("xm_aa", "/rtl/");
就会报错
xmsim: *E,PNOVHD: No VHDL root in design: /rtl/.
xmsim: *E,EMIRR: The above error is for XMMIRROR at File : ./top_tb.sv, line : 54 .
xm_mirror, xm_aa = x
根据提示信息,他这是必须指向VHDL代码吗? 还有VHDL root是啥?类似于top?
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