在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 4033|回复: 9

[求助] Pipeline ADC测试问题求助——二次谐波和怪异的INL曲线

[复制链接]
发表于 2020-9-9 22:48:46 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
本帖最后由 kayd 于 2020-9-9 22:48 编辑

恳请各位前辈帮忙分析讨论一下Pipeline ADC测试遇到的几个问题,由于经验不足,暂时未能分析出问题所在,希望有经验的前辈能够指点一二,谈谈自己的观点想法,给小弟提供一些思路,在此谢过!

问题1:
       随着信号幅度的增大,二次谐波开始凸显,如图:信号幅度在5.5 dBFS时,二次谐波在-86dB附近;信号幅度在-2.5dBFS时,二次谐波达到了-78dB,但其它谐波都降了下去。以-5dBFS信号幅度附近为界,增大信号幅度时,二次谐波明显增加,开始主导SFDR,信号幅度继续增大到-1dBFS时,二次谐波接近-70dBFS。请问这样的二次谐波现象有可能是什么原因造成的?目前怀疑的对象有几个:1.信号输入端balun的phase unbalance和amplitude unbalance,目前没法验证,没有管脚完全对应的balun; 2. PCB板信号输入端的阻抗匹配,尝试过优化阻抗匹配,在SFDR也确实提升了6-7dB左右,但在关心的频段内已无法再继续优化; 3.封装因素造成的,目前无法验证; 4. ADC内部Input buffer造成的,但由于和前一版ADC的Input buffer没有任何改动,前一版测试没看到那么高的二次谐波。5. MDAC CAP array失配导致,可如果是cap失配的原因,理论上可以通过cap校准来降低二次谐波,但实测中cap error在数字域校准后,二次谐波并没有下降。(由于信号输入端挂了滤波器,相对抑制也比较好,所以不太可能是信号源的问题。) 请问各位大佬,直观上感觉是什么原因造成的?包括以上5点或者其它没有提到的因素。

-12dBFS 频谱图

-12dBFS 频谱图

-12dBFS INL/DNL

-12dBFS INL/DNL


-5.5dBFS 频谱图

-5.5dBFS 频谱图

-5.5dBFS INL/DNL

-5.5dBFS INL/DNL


-2.5dBFS 频谱图

-2.5dBFS 频谱图

-2.5dBFS INL/DNL

-2.5dBFS INL/DNL

以上为非校准情况下测得的性能


问题2:
       当根据INL曲线,从低到高逐级调整级间增益(数字域),在低信号幅度情况下,整体性能确实有明显的改善,但在-4dBFS信号幅度及以上时,INL开始出现诡异的一小段大幅阶跃。如下图,在信号幅度-1.6dBFS时,INL出现诡异的两个小段大幅阶跃,不管怎么都无法消除,并且当信号幅度降到-4dBFS以下时,这种大幅阶跃便消失了;只做MDAC cap失配校准的情况下,也存在类似现象;不做任何校准的情况下,在-4dBFS信号幅度以上,不存在这种INL诡异现象。
     关于这个问题,本人暂时没有任何头绪。请问大佬们,造成这种现象的原因有可能是什么?


-1.6dBFS 频谱图

-1.6dBFS 频谱图

-1.6dBFS INL

-1.6dBFS INL

-1.6dBFS DNL

-1.6dBFS DNL

以上为逐级校准级间增益后,在信号幅度-1.6dBFS情况下测得

(说明:以上INL图中红色锯齿波波形为比较器分段区间,每级各8个比较器,对于第一级而言有7个完整段加边上2个半段)



发表于 2020-9-10 15:49:41 | 显示全部楼层
关注一下
 楼主| 发表于 2020-9-10 16:36:57 | 显示全部楼层


给点想法呗?
发表于 2020-9-10 17:03:17 | 显示全部楼层


kayd 发表于 2020-9-10 16:36
给点想法呗?


没做过啊。但你这两个跳变点都发生在矫正的边界处,应该是矫正码出错了,不连续
发表于 2020-9-10 17:07:06 | 显示全部楼层
看错了,第一个跳变好像不是边界处。。是不是没有用格雷编码方式呀,比如存在从01111-》11111的错误状态转换。。我也是瞎猜的。。
发表于 2020-9-10 17:10:11 | 显示全部楼层
这个挺难得
发表于 2020-9-11 10:10:25 | 显示全部楼层
在学校做过1~2款pipeline ADC

仅从你的描述看,具体结构不明,不好分析,且加上校准会更复杂。
那我就把它当做一个黑盒子,提供一点建议。

(1)限制adc性能的看起来不是二次谐波,而是噪声(没处理数据看不出来是杂波、热噪声还是jitter)
debug重点不要放在这里
(2)adc输入频率已经到100MHz了,这时候adc前级包括信号源时钟源的影响都很大,除非有充分把握,不然还是建议从最低输入频率开始测(音频信号源质量更好,adc输入通路非理想因素影响小)
这样可以首先分析和排除频率相关的误差。特别是通过INL和DNL(信号源不好会影响INLDNL测量的)看是否有静态误差!

静态误差分析完了再看更高频率!


发表于 2020-9-11 10:12:26 | 显示全部楼层


nanke 发表于 2020-9-11 10:10
在学校做过1~2款pipeline ADC

仅从你的描述看,具体结构不明,不好分析,且加上校准会更复杂。


不建议将INL/DNL测量和动态性能测量混合在一起
测量多组数据,每次只改变一个变量,整理成表格和曲线,帮助查找规律,不要同时改变多个变量
 楼主| 发表于 2020-9-11 18:02:37 | 显示全部楼层


nanke 发表于 2020-9-11 10:10
在学校做过1~2款pipeline ADC

仅从你的描述看,具体结构不明,不好分析,且加上校准会更复杂。


为什么是噪声?输入信号是300多M的,信号频率进行了折叠,目前没法用很低频的信号去看,受限于balun型号和阻抗匹配,低频信号从SMA输入到ADC输入端这个链路衰减会特别大
发表于 2020-9-14 23:49:26 | 显示全部楼层
楼上说的很有道理;
做过pipelined adc,也用过balun;
1. balun 器件确实会引起二次谐波问题,balun输入几十M 应该性能也是可以的,但我估计二次谐波依然存在;
2. 驱动器可能会更好一些;如果将balun 器件去掉,然后直接接低频信号,阻抗不匹配的影响应该不会太大;
3. 500MSPS,fin = 300M,无论是输入信号还是时钟性能,其实要求都是很苛刻的;可以先从低速输入和低速采样开始进行测量;balun的坑和信号源的坑我都踩过;
4. dnl/inl,建议排除一下信号源的问题;一般来说,MDAC 里面OP 增益应该是够的,那这么大的DNL和INL是哪里来的?
您需要登录后才可以回帖 登录 | 注册

本版积分规则

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-5 13:06 , Processed in 0.026826 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表