Xilinx KU040 FPGA的mmcm使用问题

liyu266

     FPGA工程的主时钟是从普通管脚接进去的，目前板子已经做好了，硬件上没有改动的余地了，工程使用synplify综合，vivado布局布线，这样有一个问题是时钟信号直接接给MMCM的话到vivado布局布线的时候会报错，要求在IO和mmcm之间插入BUFG（在生成MMCM IP是选择BUFG驱动仍然会报这个错误），然后在IO后面手动插入一个BUFG再给MMCM的话，综合的时候synplify又会报错说MMCM的输入不是从IO进来的，感觉两个问题冲突了啊，有没有大神知道怎么解决的？
    还有个问题是这种时钟是从普通管脚接进去的情况会对FPGA的运行频率造成影响吗？百度说有的FPGA会有10ns的延迟，进一步的资料没有找到，有人能解释一下吗？

ssf1994

我记得以前时钟不是从专用管脚进的话，会报错，然后会有个提示信息，让你在约束文件中加入一个语句，能强行这样做

ssf1994

我综合实现用的都是vivado，synplify我没有试过

liyu266

ssf1994 发表于 2020-9-1 16:37
我记得以前时钟不是从专用管脚进的话，会报错，然后会有个提示信息，让你在约束文件中加入一个语句，能强行 ...

是的，之前没用mmcm的时候报过错，根据错误提示在约束里面加了这样的语句
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets clk_in1_IBUF]
强行把错误转到warning了，但是加了MMCM以后报的是下面这样的错误
ERROR: [Place 30-681] Sub-optimal placement for a global clock-capable IO pin and MMCM pair. As a workaround for this error, please insert a BUFG in between the IO and the MMCM.
   port_mem_inst/GEN_DDR_MEM_2_IF_ON.MEM_IF/inst/u_ddr4_clk_ibuf_mmcm/diff_input_clk.u_ibufg_sys_clk/IBUFCTRL_INST (IBUFCTRL.O) is locked to IOB_X0Y229
   port_mem_inst/GEN_DDR_MEM_2_IF_ON.MEM_IF/inst/u_ddr4_clk_ibuf_mmcm/MMCM_ADDN_CLK_ENABLE.mmcme3_adv_inst (MMCME3_ADV.CLKIN1) is provisionally placed by clock placer on MMCME3_ADV_X0Y3
没有找到忽略这个错误的方法。

liyu266

ssf1994 发表于 2020-9-1 16:37
我记得以前时钟不是从专用管脚进的话，会报错，然后会有个提示信息，让你在约束文件中加入一个语句，能强行 ...

是的，不加MMCM的话可以把错误忽略掉，但是加了以后报了如下错误ERROR: [Place 30-681] Sub-optimal placement for a global clock-capable IO pin and MMCM pair. As a workaround for this error, please insert a BUFG in between the IO and the MMCM.
   port_mem_inst/GEN_DDR_MEM_2_IF_ON.MEM_IF/inst/u_ddr4_clk_ibuf_mmcm/diff_input_clk.u_ibufg_sys_clk/IBUFCTRL_INST (IBUFCTRL.O) is locked to IOB_X0Y229
   port_mem_inst/GEN_DDR_MEM_2_IF_ON.MEM_IF/inst/u_ddr4_clk_ibuf_mmcm/MMCM_ADDN_CLK_ENABLE.mmcme3_adv_inst (MMCME3_ADV.CLKIN1) is provisionally placed by clock placer on MMCME3_ADV_X0Y3
就不知道怎么忽略这个问题了

liyu266

ssf1994 发表于 2020-9-1 16:41
我综合实现用的都是vivado，synplify我没有试过

好的谢谢

ssf1994

liyu266 发表于 2020-9-1 16:42
是的，之前没用mmcm的时候报过错，根据错误提示在约束里面加了这样的语句
set_property CLOCK_DEDICATED_ ...

我后来是信号进来上bufg，再给到mmcm，mmcm设置no buffer就通过了。当然要加那句约束

liyu266

ssf1994 发表于 2020-9-1 18:02
我后来是信号进来上bufg，再给到mmcm，mmcm设置no buffer就通过了。当然要加那句约束
...

好的，我试试

zzj0329

mmcm的ip内部是可以修改的。我曾经的设计是IO时钟源输入除了接MMCM还接了其它模块，然后报错说时钟源只能接在BUFG上(即BUFG上的输入不能与其它模块共享)，我后来强行将mmcm的输入端的bufg去掉完全正常毫无影响了。

正常mmcm的ip综合后输入输出端都带了bufg，还有fb也有bufg的。我们的工程代码里不是直接加入ip文件，而是生成ip后将ip文件夹里的代码例化到工程里，这样在最底层的ip模块前面的架构都可以自定义

xlteam2

VERY GOOD