GGNMOS的响应特性求助

stone1005

典型的5V工艺，电源到地的clamp采用GGNMOS结构，栅极对地有20K的poly电阻。按照工艺厂商提供的参数，GGNMOS在栅极没有电阻的条件下VT1为10.5V，加了电阻之后VT1降低到6.5V。芯片按照常规测试标准，ESD和latch-up以及过压都没问题。
在测试中发现，在带电的情况下如果电源波动最大电压超过10.2V~10.5V，芯片会latch-up。为了找出原因，测试的时候在VDD上叠加一个可控的方波脉冲，发现当脉冲上升沿30ns以内的时候，power clamp会把VDD下拉到7V左右，从而芯片被保护。如果脉冲电压的上升沿比较慢，40ns或者更慢的时候，通过示波器抓取芯片VDD上的电压，就不能发现电压下拉的过程，在整个脉冲过程中芯片电源电压等于脉冲电压，如果脉冲电压超过10.2V，就有概率触发latch-up，从而损坏芯片。
按照一般理解，GGNMOS栅极加对地电阻，是由于CGD在电源波动的时候和电阻分压，从而使GGNMOS提前导通，触发寄生三极管，降低VT1。
我自己用脉冲方波测试的时候，触发电压明显高于工艺厂商给的参数，而且脉冲上升沿变慢的时候，就看不到保护动作了。请问这是什么原因？测试方法的问题还是需要GGNMOS有什么要特别注意的地方？

andyjackcao

“我自己用脉冲方波测试的时候，触发电压明显高于工艺厂商给的参数，而且脉冲上升沿变慢的时候，就看不到保护动作了。请问这是什么原因？测试方法的问题还是需要GGNMOS有什么要特别注意的地方？”

这个激励不符合ESD脉冲特性，所以没有复现之前的特性

stone1005

andyjackcao 发表于 2020-9-13 20:13
“我自己用脉冲方波测试的时候，触发电压明显高于工艺厂商给的参数，而且脉冲上升沿变慢的时候，就看不到保 ...

谢谢，已经弄明白了。当上升沿比较慢的时候，寄生电容和Gate上对地的电阻分压不足以使NMOS开启，所以ESD触发的电压会显著提高。要触发ESD响应，要有足够快的电压波动，要有足够高的电压变化。带电的时候电压变化还没足够高，就已经超过了内部的承受极限，所以内部先坏了。

qwertyu6140

速度太慢，QG充电分压的原因，快速ESD电压波动引起LATCHUP，学习了，谢谢