一个vpulse，没有接任东西，却可以影响电路的仿真结果

xiaowenrun

我仿真一个DCR（direct conversion receiver），输入载波给的530 MHz，LO给的500 MHz，然后用一个50 MHz的信号和530 MHz的信号相乘来对载波进行调制（单纯的0，1循环）。然后发现结果不对劲，就是单独仿真部分电路没有问题，将所有一起仿真结果就很奇怪。于是我将电路分成一部分一部分加到整体中去，然后就发现，加入包含vpluse的部分时仿真结果就有问题。更为奇怪的是，就算是我将vpulse一端接地，一端浮空，他也会影响电路的结果~这个就让我怀疑是仿真器本身的问题了。后来我用vsin将多个反向器串联替换了这部分电路才得到想要的仿真结果。不过心里还是没有底，不知道有没有大佬见过这种情况。

艾可蕾尔

怀疑器件命名bug之类的

苏AE86

哈哈，我之前用的IC51更奇葩，长时间不重启仿真就会有问题。一些不用的器件最好是要Nonconect掉，不要浮空，或者直接删除

xiaowenrun

   

苏AE86 发表于 2020-8-24 13:44
哈哈，我之前用的IC51更奇葩，长时间不重启仿真就会有问题。一些不用的器件最好是要Nonconect掉，不要浮空 ...

后来找到问题了，之前可能是因为加上的那个信号源改变电路的仿真步长。因为之前都是用liberal的精度，后来换成conservative的精度之后仿真的结果就感觉比较好了。因为我后面去改变过那个Vpulse的频率，并不能改变仿真的结果，所以应该不是直接因为那个信号源。主要是在cadence的论坛上面问了一下，得到了启发。Andrew总结了根据我的描述总结了三种可能，我大概转述一下
1、电路中存在振荡，改变信号源的频率之后改变了仿真的时间步长，因此改变了仿真的结果；
2、如果存在误差，但是在允许的范围之内的话，两种结果都是“正确的”。因为改变电路就改变了矩阵，结果就会改变，但只要是在误差的允许范围之内，那么结果都是正确的；
3、电路存在多个稳定解，改变一个小的条件就让系统进入了另外一个稳定解。
总结了一下，因为是初次搭建收发机，然后输出又是幅度很小的量，就很容易把仿真往“玄学”上想。加上总是会去怀疑仿真平台本身是不是有问题。导致我发现一个什么都连的信号源可以改变电路的仿真结果时候就一下子认为是这个信号源的原因。
贴上cadence论坛上的链接
https://community.cadence.com/cadence_technology_forums/f/custom-ic-design/46650/floating-vpulse-influence-simulation-result/1369125#1369125