UVM寄存器模型的后门访问路径设置

chip_z · 发表于 2020-8-22 17:08:35

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我搭建的寄存器模型对于前门访问能够正确操作；

要进行后门访问，在寄存器模型中了添加：reg.add_hdl_path_slice("spi_width_reg", 0, 32)和uvm_reg_block.add_hdl_path("top_tb");

但是在test_case中使用后门访问，一直会出现ERROR: unable to locate hdl path (*.spi_width_reg), Either the name is incorrect, or you may not have PLI/ACC visibility to that name。

检查了，路径设置正确啊。

大哥们救救弟弟吧：

saipolo · 发表于 2020-8-22 19:58:50

说的很清楚啊，或者给的字符串名字不对，或者没开启权限。如果是前者，检查下路径，如果是后者，开启权限就行了，vcs的话用-debug_acc+pp，或者-PP，根据版本不同而定，最粗暴的-debug_all

chip_z · 发表于 2020-8-22 20:40:26

saipolo 发表于 2020-8-22 19:58
说的很清楚啊，或者给的字符串名字不对，或者没开启权限。如果是前者，检查下路径，如果是后者，开启权限就 ...

检查了下，路径和字符串名是对的。VCS命令-debug_acc+all。

chip_z · 发表于 2020-8-23 17:44:42

本帖最后由 chip_z 于 2020-8-23 18:12 编辑

已解决，

。

anpengfei · 发表于 2020-8-24 19:28:00

估计是误写哈哈

Hyan-1021 · 发表于 2020-8-24 21:46:00

chip_z 发表于 2020-8-23 17:44
已解决，。

卤煮，啥问题呀？给讲解一下撒

chip_z · 发表于 2020-8-24 21:56:50

Hyan-1021 发表于 2020-8-24 21:46
卤煮，啥问题呀？给讲解一下撒

将reg_block.add_hdl_path("path")改为reg_clock.set_hdl_path_root("path")就好了。
也不知道为啥用add_hdl_path("")不对。

Hyan-1021 · 发表于 2020-8-25 16:58:54

chip_z 发表于 2020-8-24 21:56
将reg_block.add_hdl_path("path")改为reg_clock.set_hdl_path_root("path")就好了。
也不知道为啥用add_ ...

会不会是add_hdl_path的地址要写到tb.dut中的实例

zhaoyan209 · 发表于 2021-1-5 22:05:22

chip_z 发表于 2020-8-23 17:44
已解决，。

楼主，你好，请问那个hdl路径指的是哪个路径？我一直设置不正确

koss123 · 发表于 2023-8-24 21:37:36

顶一顶

[解决] UVM寄存器模型的后门访问路径设置

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