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查看: 5079|回复: 14

[求助] LDO设计中的一个问题

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发表于 2020-8-14 11:52:11 | 显示全部楼层 |阅读模式

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我在跑pvt仿真时发现当工作电压升高,LDO的psrr降低了,环路增益也下降了很多。有大神知道是什么情况吗。
发表于 2020-8-14 15:58:36 | 显示全部楼层
没电路结构谁知道呢?
发表于 2020-8-14 17:39:19 | 显示全部楼层
我知道
发表于 2020-8-14 18:18:38 | 显示全部楼层
虽然没有电路结构,推测是因为功率管两端电压差增大 ,同等负载电流下,VGS减小 ,使得功率管由亚阈值区进入线性区 。环路增益自然降低,PSR变差。差不多应该就是这样吧。
发表于 2020-8-14 19:00:24 | 显示全部楼层


虎大王 发表于 2020-8-14 18:18
虽然没有电路结构,推测是因为功率管两端电压差增大 ,同等负载电流下,VGS减小 ,使得功率管由亚阈值区进入线 ...


电源电压升高会导致VGS变大吗?不要瞎分析哦!!!

发表于 2020-8-14 19:01:22 | 显示全部楼层
可以看看DC工作点,可能误差放大器输入的共模电平相对变化了
发表于 2020-8-15 11:02:12 | 显示全部楼层


也许会想 发表于 2020-8-14 19:00
电源电压升高会导致VGS变大吗?不要瞎分析哦!!!


自己再检查一下自己说的话。
发表于 2020-8-15 17:25:51 | 显示全部楼层
建议你看下powermos的栅端电压,很有可能这一点电压抬得太高导致第一级输出端的管子进入线性区。。。。最好贴个图
发表于 2020-8-16 16:22:45 | 显示全部楼层


虎大王 发表于 2020-8-15 11:02
自己再检查一下自己说的话。


功率管的Vgs取决于负载电流的大小,VDD升高,栅极电压也会升高的,不要因果倒置哦!我默认的是PMOS功率管,NMOS就更不会出现你说的线性区问题了!
发表于 2020-8-16 16:24:15 | 显示全部楼层


虎大王 发表于 2020-8-15 11:02
自己再检查一下自己说的话。


看看8楼说的,VDD升高,栅端跟着升高,很可能导致前级放大器进线性区了!
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