generator是否可综合？

sunshuo571116 · 发表于 2020-8-11 17:01:24

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请问各位大佬，verilog中如果在前端设计使用generator（如generator-for）进行模块调用，DC是否可综合，以及

ICC是否可通过？本人由于同一模块调用太多，所以想找一个简单的方法，不知genenrator是否可用？

asic_service · 发表于 2020-8-11 17:08:19

generate 本身世可以综合的（只要你在里面不要写些不可综合的代码）。另外可以给每个generate block一个名字，这样综合，后端都好找到这些逻辑。

推荐两个好课：
数字IC/FPGA前段深度入门课继续在线：好不好，看疗效。
https://ke.qq.com/course/package/24207 （1/2节免费，2期累计卖出过100单）

https://ke.qq.com/course/2900266 （On-Chip-Bus精讲；从DDR R/W的active/precharge, bank interleave；cache的write through/write back/RW allocate讲到APB/AHB/AXI, Bus Arbitor, Bus Interconnector(NOC)；再到含bus系统的效率分析；efficiency与latency的平衡）

omityoung · 发表于 2020-8-11 17:33:20

可以

风释怀 · 发表于 2020-8-11 19:42:56

可以

ssf1994 · 发表于 2020-8-21 15:53:21

可以综合的

leijing · 发表于 2020-9-1 17:30:36

generate本身是可以综合的，前提是内部code是可综合的。

ffq513 · 发表于 2020-9-4 09:00:59

可以综合，根据不同条件，可以选择不同的模块进行综合，对模块功能复用很有帮助

jinghew0 · 发表于 2024-8-29 15:18:59

在asic设计里推荐采用generate吗

[求助] generator是否可综合？

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