关于VCS仿真mig_7series DDR3 controller IP错误的问题求教

lijias20

各位老师好！小弟因为项目需要把vivado2017.4（windows版本）升级到了vivado2019.2（windows版本），并同时升级了VCS到了vivado2019.2要求对应的版本，但是在VCS仿真的时候还是出问题了，请求帮忙。

问题描述：

project1：用最新版本的VCS仿真vivado2017.4生成的DDR3 ip的example design，没有问题；

project2：用最新版本的VCS仿真vivado2019.2生成的DDR3 ip的example design报unsolved module的错误，错误的模块指向tb文件中的ddr3_modle（以ddr3_modle.sv存在ip的sim文件中，而且我已经确保ddr3_modle模块已经添加），而且同一个模块显示同样的错误有8次，错误截图请看附图；

说明：

1、project1和project2的设计流程都是一样的，仿真库也分别是对应的vivado版本没有错，因为升级vivado生成的ddr3 IP文件目录结构和文件清单都是一致的，所以project2是对project1直接替换IP升级替换，其他不变，然后出现了图示错误；

2、另外我怀疑ddr3 IP版本有问题，依次安装了vivado2019.1、vivado2018.3和vivado2018.2分别测试了，其中vivado2019.2/vivado2019.1/vivado2018.3产生的DDR3 IP都是v4.2，VCS仿真都会出错；vivado2018.2产生的IP版本是v4.1，vivado2017.4产生的IP版本是v4.0，这两个版本的IP都没有问题。

3、另附VCS编译选项：

vcs $DEBUG -full64\

+vpdfile \

-timescale=1ns/1ps \

-y "$XILINX_VIVADO"/data/verilog/src/unisims \

-y "$XILINX_VIVADO"/data/verilog/src/unimacro \

-y "$XILINX_VIVADO"/data/verilog/src/retarget \

-f "$XILINX_VIVADO"/data/secureip/secureip_cell.list.f \

+incdir+"$XILINX_VIVADO"/data/verilog/src +libext+.v \

"$XILINX_VIVADO"/data/verilog/src/glbl.v \

-lca +verilog2001ext+.vp \

-Mupdate -R -o proj_sim -f ../verilog_file_list \

-notice +v2k \

-cm line+cond+fsm+tgl+branch \

-pvalue+tb_mri_slim_board_top.test_name=$TEST_NAME \

-pvalue+tb_mri_slim_board_top.simul_time=$SIMUL_TIME \

| tee -a ./logs/run.log

请问我这错误原因是什么呢？请高手赐教，谢谢！

asic_service

哥们，人家log写的很清楚了啊。你ddr3_model这个block没有定义，就是对应的RTL代码没有读入。
猜测应该是DDR3 memory的behavior model吧。

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话不多说，看疗效。

zzj0329

楼上的已经指出问题所在了，你最好ip右键生成一个example的工程，然后执行simulate步骤，在其目录下找下ddr3 model这个模块。我目前仿真ddr4的mig是顺利通过的，不过得配合vcs 2017，之前的vcs版本无法支持xilinx的加密文件的。
另外在*sim/sim_1/behav/vcs目录下有个compile.sh的文件，里面包含所有仿真需要用到的file list

lijias20

谢谢楼上两位的回复！
报错是说“unsolved module”，并不是说没有找到模块，而且我可以确定ddr3_modle这个模块是肯定是存在的；用ddr ip v4.1可以，但是更新到v4.2就不行了。只是升级了IP，整个环境和模块都没有动，该有的都有，事实上v4.1和v4.2文件目录是差不多的，只是desin文件中的名字变了。
另外我用的是vcs2017.12和vcs2018都是同样的现象。排除vcs版本问题。

lijias20

zzj0329 发表于 2020-8-6 22:17
楼上的已经指出问题所在了，你最好ip右键生成一个example的工程，然后执行simulate步骤，在其目录下找下ddr ...

我按照它的example_design搭了一个仿真DDR3的小系统，也是有同样的错误。不知道为什么了。。。

zzj0329

最好把log全贴出来，提示了有8个error，你这里只显示了两个error，有可能确实是找到了ddr3 model这个模块，但是编译不过，所以还是unresolved的
另外filelist的顺序关系也有讲究的，如果a module里例化b module，那么你的filelist一定先编译b，再编译a。否则在编译a的时候就提示还未找到b，然后报错退出了，都没机会留给b

lijias20

zzj0329 发表于 2020-8-7 13:55
最好把log全贴出来，提示了有8个error，你这里只显示了两个error，有可能确实是找到了ddr3 model这个模块， ...

谢谢指导！问题并不是编译先后的问题，8个error是同一个模块通过generate方式生成了8次，错误完全一模一样，所以我才只贴了2个error。

Mouzx

问下，问题解决了吗