VerilogA中如何实现信号的取反

小琛 · 发表于 2020-7-30 15:49:23

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比如输入一个时钟信号clk，输出一个反向的时钟clkb？没有写过verilogA，求帮忙

ZZW_semic · 发表于 2020-7-30 15:59:30

如图

amodaman · 发表于 2020-7-30 17:33:17

ZZW_semic 发表于 2020-7-30 15:59
如图

transition 函数中 vhigh 和vlow的位置调换一下。

小琛 · 发表于 2020-7-31 14:26:33

ZZW_semic 发表于 2020-7-30 15:59
如图

非常感谢非常感谢！刚学VerilogA感觉和Verilog区别好大

newrfdesign · 发表于 2020-8-20 11:47:37

Thanks for sharing

允执其中 · 发表于 2021-6-30 09:45:17

thanks！我也遇到了类似的疑问，感觉和Verilog写起来还是差别蛮大

appleblue · 发表于 2021-11-4 09:27:36

amodaman 发表于 2020-7-30 17:33
transition 函数中 vhigh 和vlow的位置调换一下。

2楼给出的写法是对的，transition函数中vhigh和vlow位置不用调换；若调换后就变成同相的了。

LSLS1997 · 发表于 2022-8-1 23:38:17

学习了

[求助] VerilogA中如何实现信号的取反