双口sram的vcs后仿真违例

dy19870425 · 发表于 2020-7-26 08:47:47

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设计中采用的双口sram的CLKA，CLKB均为同一个时钟，通过VCS后仿时报出以下违例：
捕获从vcvcvc.PNG

sram的行为级模块的延迟信息如下图：想请问以下这种违例需不需要处理，怎么处理？？？

A1985 · 发表于 2020-7-26 17:43:57

本帖最后由 A1985 于 2020-7-26 17:48 编辑

2个clk 和clock之间的检查,不是同步不同步的问题.检查的外围setup-hold,内部ram肯定有要求clk 走线有了延迟.保证内部setup-hold寄存器.大概是这样吧.

dy19870425 · 发表于 2020-7-26 17:49:37

A1985 发表于 2020-7-26 17:43
2个clk 和clock之间的检查,不是同步不同步的问题.检查的外围hold,内部ram肯定有要求clk有了延迟.保证内部ho ...

但是我的PT检查时序是没有违例的，但是经过VCS后就会报出setup和hold的违例。请问这种情况该怎么处理啊。谢谢，大佬！

A1985 · 发表于 2020-7-27 09:46:26

本帖最后由 A1985 于 2020-7-27 09:48 编辑

要求2个时钟边沿之间要有一定的gap，如：如果2个数据同时写的保证不要出现问题。应该是这样，就算同步，2个端口同时写一个地址会出现什么问题？至少要满足一定的先后顺序，这顺序就是这个时间的要求吧，PT没报肯定我觉得还是有点误差。我大概也只能这么说。很久都不做这个了。。。

dy19870425 · 发表于 2020-8-31 09:56:20

本帖最后由 dy19870425 于 2020-8-31 13:52 编辑

A1985 发表于 2020-7-27 09:46
要求2个时钟边沿之间要有一定的gap，如：如果2个数据同时写的保证不要出现问题。应该是这样，就算同步，2个 ...

嗯，就是您说的那个意思。为了防止同时读或写出错，sdf约束了两个时钟边沿的gap。但是在做ICC时，由于是同步时钟，在做CTS时是工具自己插入buffer的，那么这两个时钟的gap就不是人为能控制的。请问这种违例一般怎么处理呢？

A1985 · 发表于 2020-8-31 16:48:14

dy19870425 发表于 2020-8-31 09:56
嗯，就是您说的那个意思。为了防止同时读或写出错，sdf约束了两个时钟边沿的gap。但是在做ICC时，由于是同 ...

功能保证可以就可pass，不同时读写啥的。。。

dy19870425 · 发表于 2020-8-31 17:38:21

本帖最后由 dy19870425 于 2020-8-31 17:40 编辑

A1985 发表于 2020-8-31 16:48
功能保证可以就可pass，不同时读写啥的。。。

我的设计本来就没有同时读或写。但是只要检查到有违例（log文件里面会报出CLKA和CLKB的偏差几乎为0，但是sdf里面对两个时钟的gap做了0.5ns的约束），就会把那条路径的输出信号直接置成 X态。仿真工具是不管你功能的，只要检查到不满足约束，就会输出x态。最后波形图上就会有不定态出现。

A1985 · 发表于 2020-8-31 18:13:09

本帖最后由 A1985 于 2020-8-31 18:16 编辑

仿真可以控制sdf的annotate，关闭这条路径的sdf约束即可，淡然你得和你们设计等人讨论，淡然后端能控制是最好的。

dy19870425 · 发表于 2020-8-31 19:59:45

本帖最后由 dy19870425 于 2020-8-31 20:07 编辑

A1985 发表于 2020-8-31 18:13
仿真可以控制sdf的annotate，关闭这条路径的sdf约束即可，淡然你得和你们设计等人讨论，淡然后端能控制是最 ...

大佬，能不能给个示例看看怎么在仿真时关闭某条路径的sdf约束，实在没做过这个。非常感谢！！！！

A1985 · 发表于 2020-8-31 21:56:34

ncsim:Using a Configuration File --> ingnore hier path setup hold
vcs:same as ncsim

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