RTL设计中memory问题

jianglm979 · 发表于 2020-7-7 23:17:02

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本人在进行RTL设计时遇到了一个问题：一个硬件架构每一拍算出5Kbit的数据，需要存储。用Memory Compiler去生成SRAM时,发现Memory Compiler中选择的比特位宽越宽，最终的面积总和越小。比如生成1024个5bit位宽的SRAM的面积肯定比40个128bit位宽的SRAM面积大的多（原因我猜应该是SRAM里面有控制电路，40*128bit的控制电路比1024*5bit的控制电路少，恳请各位高手指正）。但是目前Memory Compiler所支持的比特位宽最高也就128比特，例化多个这样的SRAM导致DC综合后SRAM的占比非常高。我目前想尽可能的减小Memory的面积，所以请问一下各位，对于这种极大位宽的存储有没有什么更好的方法？

风释怀 · 发表于 2020-7-8 08:42:47

应该是译码电路大小的区别吧

student2010 · 发表于 2020-7-8 09:07:00

生成一个128x40bit SRAM不就搞定了么? 面积和功耗都会小一些

[求助] RTL设计中memory问题

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