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[求助] SRAM single bit失效分析

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发表于 2020-7-2 12:59:14 | 显示全部楼层 |阅读模式

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现有2颗芯片,CP测试和2轮产测时SRAM都测试pass,抽检时SRAM测试fail。邮寄(2天)回公司后SRAM测试pass2次,继续测试稳定fail。断电放置一晚后SRAM测试又pass2次,再测试稳定fail。

通过外部软件对sram所有位进行读写测试,发现2颗芯片在稳定fail后确实有一bit读写异常,读出值一颗恒定为1,另一颗恒定为0,两颗fail的地址不相同。



想请教大家这种偶然能测试通过的情况应该怎么分析?

 楼主| 发表于 2021-5-18 10:22:49 | 显示全部楼层
本帖最后由 zhaihengxd 于 2021-5-18 10:24 编辑

抱歉一直没看论坛,最后没能根据测试分析出具体原因,只能定位失效bit的wuli位置去做delayer,结果发现该失效bitcell的M1缺失,属于工艺制造defect。
image.png
发表于 2020-7-2 14:03:19 | 显示全部楼层
读写都做了哪些测试?

我记得我们之前的SRAM也是有问题,做了一些,目标地址读写,然后相邻地址读写,同行同列读写,有stack @1/0这种错,也有相邻地址干扰错,同行或同列读写错误,主要是版图或者设计那边给出来物理地址上的cell排布,然后对这个cell周围不断的各种尝试,去找什么条件下是固定faill,然后可以去分析具体是因为什么fail,cell粘连,还是读写电路有问题,等等

网上有一些标准的sram测试的算法,checkboard,march_C,March B,March C plus等等,我们后来是工艺上修改,再加上用了几种读写算法之后,没有发现这样的问题。
 楼主| 发表于 2020-7-2 15:53:41 | 显示全部楼层


wsmysyn 发表于 2020-7-2 14:03
读写都做了哪些测试?

我记得我们之前的SRAM也是有问题,做了一些,目标地址读写,然后相邻地址读写,同行 ...


我们的读写测试比较简单,就是从0地址一直写到末尾,分别写入全0,全f,全5,全a,然后读出来比对。内部的MBIST采用的是march算法。
你们是delayer后用探针对失效cell的信号线进行测试,还是使用正常读写的方式去做尝试?


我们这个放置一段时间后会变好,这个现象应该往那个方向分析呢?

发表于 2020-7-2 16:13:20 | 显示全部楼层
本帖最后由 wsmysyn 于 2020-7-2 19:06 编辑


zhaihengxd 发表于 2020-7-2 15:53
我们的读写测试比较简单,就是从0地址一直写到末尾,分别写入全0,全f,全5,全a,然后读出来比对。内部 ...


我们当时就是通过PC进行读写测试,没有用探针,我们的那个是一个usb的芯片,可以用PC通过特殊命令读写SRAM的数据

我们当时有某些算法下cell不失效,但是有些算法就失效的问题,

建议还是针对该地址,进行各种读写,比如在这个cell物理上周围的所有cell写入相反数据,再去读这个cell的数据,这样类似的算法,找到一个固定失效的读写模型,应该就好往下分析了,

或者看一下高低温下会不会变现成固定fail等等,这个感觉像是工艺的问题,生产造成的失效,可能和哪里虚短路,或者虚断路,环境条件变化,结果也不一样

我们那个产品之前在三温测试下,SRAM fail也会变现不一样,低温筛过sram,在高温可能还会有fail,只是那一批,工艺厂工艺波动,后来的批次就好多了,筛过一次就不会再出现了


发表于 2020-7-17 14:56:52 | 显示全部楼层
学习学习
发表于 2021-1-15 20:18:04 | 显示全部楼层
single bit fail不太好解决,尤其是soft fail
发表于 2021-1-27 15:20:22 | 显示全部楼层
请问楼主,这个最终是什么原因导致的呢?
发表于 2021-2-9 16:11:03 | 显示全部楼层
可以的
发表于 2021-3-25 19:07:09 | 显示全部楼层
有尝试加VCC,看看高压下是否也是fail的吗?这种通常都是6T中的transistor电性不匹配导致。
发表于 2021-3-29 23:08:02 | 显示全部楼层
学习学习
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