tmax生成的pattern在vcs中仿真问题

lqqqqqq · 发表于 2020-6-30 00:30:30

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请问怎么用tmax生成.v文件的testbench或者怎么用VCS仿真.stil文件

fftang · 发表于 2020-6-30 16:54:12

比较新版的tmax，用下面的命令
write_testbench -input *.stil -output *stildpv

lqqqqqq · 发表于 2020-7-1 15:52:10

fftang 发表于 2020-6-30 16:54
比较新版的tmax，用下面的命令
write_testbench -input *.stil -output *stildpv

Executing 'stil2verilog'...
sh: xterm: command not found
这是结果，请问是因为tmax版本太低吗

lqqqqqq · 发表于 2020-7-1 15:53:00

fftang 发表于 2020-6-30 16:54
比较新版的tmax，用下面的命令
write_testbench -input *.stil -output *stildpv

请问你的是哪一个版本呀

老毛桃 · 发表于 2020-7-13 14:03:28

write_pattern -stildpv

lqqqqqq · 发表于 2020-9-17 19:42:14

lqqqqqq 发表于 2020-7-1 15:53
请问你的是哪一个版本呀

我的是2015的，请问您的是哪个版本的呀，有没有安装包可以分享一下

quanqiutong · 发表于 2020-9-17 21:50:40

缺license

lqqqqqq · 发表于 2020-9-18 17:04:20

quanqiutong 发表于 2020-9-17 21:50
缺license

我和其他synopsys软件用的一个license，可以生成stil文件，但是不能转换成verilog的testbench，用的是2015版的，请问不能转换的原因是用重新生成一个license吗，不是因为版本太低吗

蕾兹曼 · 发表于 2023-11-20 16:43:13

.v： write_testbench -input /$stil_path/$stil_name.stil -output /$tb_path/$tb_name

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