i2c slave的时钟只有100khz,该怎么设计？master是MCU

wsober · 发表于 2020-6-27 16:50:54

您需要登录才可以下载或查看，没有账号？注册

x

问题1：可不可以将master产生的SCL速率降到100k以下问题2：可不可以利用SCL来采样
问题3：slave的时钟频率比master的时钟频率低，一般怎么设计

asic_service · 发表于 2020-6-27 17:27:26

IIC本身没有规定传输速率。master/slave是可以协商的，就靠拉低SCL来实现（slave也可以拉低SCL）。

推荐一个不错的数字IC/FPGA前段设计深度入门课：
https://ke.qq.com/course/package/24207

玖天 · 发表于 2020-6-29 10:51:19

asic_service 发表于 2020-6-27 17:27
IIC本身没有规定传输速率。master/slave是可以协商的，就靠拉低SCL来实现（slave也可以拉低SCL）。

推荐一 ...

推荐就是280，这是你开的课？

asic_service · 发表于 2020-6-30 17:04:04

玖天发表于 2020-6-29 10:51
推荐就是280，这是你开的课？

是的。绝对值。

[求助] i2c slave的时钟只有100khz,该怎么设计？master是MCU