请教各位大拿一个问题，欢迎讨论

id1563662788 · 发表于 2020-6-22 06:51:26

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本帖最后由 id1563662788 于 2020-6-22 06:53 编辑

背景：我用vhdl十多年了，但是目前客户要求verilog提交代码，这个本身不是什么问题，代码转换+重新测试，很快就能完成。

楼主做法：使用vivado重新保存了一个verilog工程，将vhd代码全部转换为v代码，重新测试没有问题。

楼主想法：前述方法，vhd和v工程是两个，楼主想让两个在一个工程里面，通过预编译命令或者generate语句直接切换成verilog或者vhd工程，初步思考了一下可以实现，但是需要vhd和v的模块名称不能相同，如果相同，上一级工程就不知道该实例化哪个了（因为都已经添加进vivado工程中了）。

问题请教：有什么好的实现思路吗？最好是verilog和vhd模块名称一样的

buzhou2006 · 发表于 2020-6-22 08:23:06

用 ·define + ·include 应该可以解决问题

student2010 · 发表于 2020-6-22 13:48:28

正解

goco · 发表于 2020-6-22 18:28:21

可以看看SpinalHDL, 强大的参数化能力，大量的Lib，VHDL, verilog都可以生成

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