systemVerilog中流操作符的使用

xiuxing056

bit [7:0] pld[];
{<< byte {pld, pdu[1], pdu[0]}} = {<< byte {pdu}};
运行后发行，这种写法会改变pdu[1]和pdu[0]的值，导致错误，而如果改成
bit [7:0] pld[];
bit [15:0] header;

{<< byte {pld, header}} = {<< byte {pdu}};

这样就可以，什么原因呢？

A1985

a = a 你说会不会变了。。有的语言会报错，有的会读取旧的覆盖。

xiuxing056

   

A1985 发表于 2020-6-19 09:25
a = a 你说会不会变了。。有的语言会报错，有的会读取旧的覆盖。

覆盖应该也是原来的值啊，不会发生变化才对

zhuyi1234567899

你这个写法是verilog的写法吧，软件写法中间不是该有个temp吗，具体可参考下c中两个值交换

xiuxing056

   

zhuyi1234567899 发表于 2020-6-20 09:14
你这个写法是verilog的写法吧，软件写法中间不是该有个temp吗，具体可参考下c中两个值交换 ...

我这个是systemverilog，我就是想获得pld的值，不想改变pdu数组的值，这不是交换。不知道为什么这样会出问题

年轻的韭菜

你的pdu怎么声明的也没写。

xiuxing056

   

年轻的韭菜 发表于 2020-6-21 10:23
你的pdu怎么声明的也没写。

pdu是相当于一个全局变量一样class pkt extends uvm_object;
      ...
      rand bit [7:0] pdu[];

      virtual function get_pld();
            bit [7:0] pld[];

            {<< byte {pld, pdu[1], pdu[0]}} = {<<byte {pdu}};
            return pld;
      endfunction
endcalss
我开始是这样写的，通过调用get_pld()函数从pdu获得pld，但是发现pdu[1]和pdu[0]的值会被改变

年轻的韭菜

pdu[1] 和 pdu[0] 当然会变了。你可以这样理解，等号右边的 {<< byte {pdu}} 意思就是打包 成这样 {pud[x],pud[x-1]....pdu[1],pud[0]}  ， 等号左边的  {<< byte {pld, pdu[1], pdu[0]}} 打包成这样 {pdu[0],pud[1],pld[x],pld[x-1]....pld[1],pld[0]}      右边给左边赋值，pdu[1],pdu[0]的位置都变了。当然会改变了。楼主你对 流操作符 >>  <<理解偏差了。

xiuxing056

   

年轻的韭菜 发表于 2020-7-15 16:21
pdu[1] 和 pdu[0] 当然会变了。你可以这样理解，等号右边的 {

谢谢，是这样的

xiuxing056

   

年轻的韭菜 发表于 2020-7-15 16:21
pdu[1] 和 pdu[0] 当然会变了。你可以这样理解，等号右边的 {

您好，还问你一个问题：std::randomize(state) with {state inside { SCANNING, ADVERTISING};};
这种写法与直接给state赋值有什么区别啊， 为什么在另外一个task中wait(state != IDLE)检测不到state值得变化，而直接对state赋值的就能检测到？